Tese (doutorado)—Universidade de Brasília, Departamento de Engenharia Elétrica, 2013. / Submitted by Alaíde Gonçalves dos Santos (alaide@unb.br) on 2014-02-20T11:09:02Z No. of bitstreams: 1 2013_JoseliceFerreiraLima.pdf: 2911944 bytes, checksum: 3df84ea54738e377a07c5dc4184b0fa0 (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2014-02-21T13:37:16Z (GMT) No. of bitstreams: 1 2013_JoseliceFerreiraLima.pdf: 2911944 bytes, checksum: 3df84ea54738e377a07c5dc4184b0fa0 (MD5) / Made available in DSpace on 2014-02-21T13:37:16Z (GMT). No. of bitstreams: 1 2013_JoseliceFerreiraLima.pdf: 2911944 bytes, checksum: 3df84ea54738e377a07c5dc4184b0fa0 (MD5) / Os cursos que necessitam de aplicação da teoria na prática lidam com dificuldades para implementar e manter laboratórios experimentais. O uso de laboratórios on-line proporciona aos usuários independência sobre a presença do individuo neles atuantes, característica inerente aos laboratórios ditos convencionais. As práticas online oportunizam a formação de procedimentos experimentais e implicam na necessidade de recursos integrados de laboratórios para torná-los operacionais. A falta de uma estrutura em rede de compartilhamento de laboratórios on-line, a carência de recursos colaborativos, aliado a insuficiência de espaço de armazenamento dos dados oriundos das práticas experimentais dificulta o uso de recursos on-line. Diante disso, propõe uma arquitetura em rede de compartilhamento de laboratórios on-line a ser empregada como diretriz para o desenvolvimento e a disponibilização de serviços de laboratoriais voltados a práticas experimentais didáticas direcionadas para o ensino e pesquisa. Utilizou-se princípios de rede de valor, estruturação em camadas e o framework e-TOM na sua operacionalização. Para verificar a sua viabilidade, optou-se pela construção de um protótipo de um portal, denominado de Brlab, integrado ao Moodle. Integrou-se o laboratório de sensor com acesso remoto e realizou-se uma prática demonstrativa. Como resultado, mostra-se que o conjunto das soluções adotadas comprova a capacidade da arquitetura em atender aos requisitos já identificados e evoluir para incorporar novas características de uma rede de compartilhamento. Concluiu-se que a solução apresentada valida a proposta da arquitetura, o que o torna viável para a aplicação em um ambiente real. A principal contribuição desta tese consiste, justamente, na proposição da Arquitetura em Rede de Compartilhamento de Laboratórios On-line. _________________________________________________________________________________ ABSTRACT / It is difficult to implement and maintain experimental laboratories for courses that require them. The use of online virtual labs allows students to practice typical laboratory scenarios without requiring a full physical laboratory and actual laboratory staff. The online practicing nurtures the creation of experimental procedures and implies the need for integrated laboratory resources to make them operational. The absence of the ability to share virtual labs, the lack of collaboration features and insufficient storage for the data created is an obstacle to the goal of creating and implementing these virtual labs. Therefore, we propose an infrastructure architecture for virtual labs that can be used as a framework for development and provide an environment for teaching and research. The principles used to create this plan were an analysis of the value proposition, modularization of the problem, and the Business Process Framework approach (e-TOM). To evaluate feasibility, a prototype portal called Brlab was created and integrated with Moodle. It connected sensors in the laboratory with remote access for demonstration of practical labs. As a result, the whole adopted solutions show the capacity of architecture on meeting the requirements that were identified and the ability to evolve and incorporate new network sharing features. The proposed architecture was validated for use in a real world environment. The work has resulted in the finished product we call Architecture Network Sharing Laboratories Online.

Made available in DSpace on 2015-03-05T13:53:44Z (GMT). No. of bitstreams: 0 Previous issue date: 23 / Nenhuma / A quantidade de dados disponíveis a respeito do funcionamento das células vêm aumentando a cada dia. Muitos organismos tiveram suas redes metabólicas caracterizadas. O estudo destas redes possibilita uma melhor compreensão dos processos envolvidos no funcionamento da célula, podendo ser utilizado no desenho racional de drogas e na predição de seus efeitos colaterais. Uma das principais ferramentas para o estudo de redes metabólicas é a simulação computacional, mas quanto maiores e mais complexas forem estas redes maior será o custo computacional para simulá-las. Estes sistemas possuem uma natureza estocástica, podendo seguir caminhos diferentes dependendo das condições do ambiente. A computação das simulaçõoes das redes metabólicas usando um modelo estocástico pode ser realizada de forma distribuída, mas seu custo computacionalmente é alto. Em contrapartida, a tecnologia de grid de computadores vêm evoluindo e tornando-se uma alternativa aos supercomputadores para processamento de alto desempenho. O uso de gr / The amount of biological data is growing every day. Many organisms had their metabolic networks characterized. These studies permit a better understanding of cell behavior, and can be used to aid rational drug design and prediction of its side e®ects. One of the main tools to explore metabolic networks is computer simulations, but the size and complexity of networks impacts on the simulation costs. These systems have a stochastic behavior, they can take di®erent paths depending on environmental conditions. Metabolic network simulation using a stochastic model computation can be distributed, but they have a high computational cost. On the other hand, the grid technology is evolving and becaming an alternative to supercomputers on high performance computing. The study of complex metabolic networks can be done on acceptable time by the employment of grids. In this work we describe an implementation of a computational architeture to execute this kind of large scale simulation. This architeture explores charecter

Made available in DSpace on 2015-04-14T14:50:23Z (GMT). No. of bitstreams: 1 391995.pdf: 1694229 bytes, checksum: ee45120ceb9e6be4fdb62fcce97ad619 (MD5) Previous issue date: 2007-01-16 / A proposi??o de redes intra-chip (NoCs) para futuros e modernos sistemas embarcados baseia-se no fato de que barramentos apresentam degrada??o do desempenho quando compartilhados por um grande n?mero de n?cleos. Mesmo a pesquisa de NoCs sendo um campo relativamente novo, a literatura possui muitas proposi??es de arquiteturas de tais redes. Muitas destas proposi??es objetivam prover garantias de qualidade de Servi?o (QoS), o que ? essencial para aplica??es de tempo real e multim?dia. O m?todo mais amplamente usado para obter algum grau de garantia de QoS ? dividido em duas etapas. A primeira etapa ? caracterizar a aplica??o atrav?s da modelagem de tr?fego e simula??o. A segunda etapa consiste em dimensionar uma determinada rede para alcan?ar garantias de QoS. Projetos de NoCs destinados a atender QoS usualmente prov?em estruturas especializadas para permitir ou a cria??o de conex?es (chaveamento por circuito) ou a defini??o de prioridades para fluxos sem conex?o. ? poss?vel identificar tr?s desvantagens neste m?todo de duas etapas. Primeiro, n?o ? poss?vel garantir QoS para novas aplica??es que venham a ser executadas no sistema, se estas s?o definidas depois da fase de projeto da rede. Segundo, mesmo com garantias de lat?ncia fim-a-fim, m?todos sem o estabelecimento de conex?o podem introduzir jitter. Terceiro, modelar tr?fego precisamente para uma aplica??o complexa ? uma tarefa muito dif?cil. Se este problema ? contornado pela simplifica??o da fase de modelagem, erros podem ser introduzidos, conduzindo a uma parametriza??o da NoC pobremente adaptada para atender ? QoS requerida. Este documento tem dois principais objetivos. O primeiro ? avaliar o compromisso ?rea-desempenho e as limita??es do chaveamento por circuito e do escalonamento baseado em prioridades para prover QoS. Esta avalia??o mostra quando tais implementa??es s?o realmente apropriadas para atender requisitos de QoS, e quando mecanismos mais elaborados s?o necess?rios. O segundo objetivo ? propor o uso de um escalonamento baseado em taxas para atender requisitos de QoS, considerando o estado da NoC em tempo de execu??o. A avalia??o do chaveamento por circuito e do escalonamento baseado em prioridades mostra que: (i) chaveamento por circuito pode garantir QoS somente para um pequeno n?mero de fluxos; esta t?cnica apresenta baixa escalabilidade e pode desperdi?ar largura de banda; (ii) escalonamento baseado em prioridades pode apresentar comportamento melhor esfor?o e, em situa??es de pior caso, pode conduzir a uma lat?ncia inaceit?vel para fluxos de baixa prioridade, al?m de ser sujeito a jitter. Por estas limita??es, o escalonamento baseado em taxas surge com uma op??o para melhorar o desempenho de fluxos QoS quando cen?rios de tr?fego vari?veis s?o usados.

Made available in DSpace on 2013-08-07T18:42:20Z (GMT). No. of bitstreams: 1 000423220-Texto+Completo-0.pdf: 1981551 bytes, checksum: ecb6d77c378c9eebe9064368d306c500 (MD5) Previous issue date: 2009 / Virtualization technologies are increasingly gaining the academic and corporate attention. Considering the fact that the use of virtualization is growing each day, it’s very important to develop a mechanism to manage the complexity brought by virtual environments, because these will allow for control of the issues present in such environments. Although management activities are important, there is no standard to assist in the process of controlling and monitoring in virtual environments. One way to solve this problem is to find recommendations in other areas of computing, such as the functional areas of management. Therefore, this work consists in an architecture conception to manage virtual environments by means of an adaptation of the management model proposed by the functional areas of management. / A virtualização de ambientes computacionais tem cada vez mais atraído a atenção dos meios acadêmico e corporativo. Em virtude de sua utilização estar cada vez mais presente nesses meios, formas de gerenciar a complexidade que ambientes virtualizados apresentam tornam-se de grande importância, pois permitem controlar eventos no ambiente. Embora atividades de gerência sejam importantes, não há um padrão que auxilie neste processo de controle e monitoração de ambientes que se utilizam da tecnologia de virtualização. Uma forma de preencher esta lacuna é buscar, em outras áreas da computação, conceitos que dêem base e que auxiliem no processo de concepção de atividades gerenciais. Deste modo, é possível utilizar conceitos aplicados em diferentes áreas da computação para gerenciar ambientes virtualizados, conhecidos como áreas funcionais da gerência. Sendo assim, o presente trabalho consiste na concepção de uma arquitetura para gerenciar ambientes virtualizados, tendo como base as recomendações das áreas funcionais da gerência adaptadas para a realidade de virtualização.

Made available in DSpace on 2013-08-07T18:42:22Z (GMT). No. of bitstreams: 1 000426062-Texto+Completo-0.pdf: 4398366 bytes, checksum: a7895c5830e8843972ffac29c4084ef7 (MD5) Previous issue date: 2010 / The constant evolution of market needs requires the availability of computing systems with ever- growing performance. Increases in operating frequencies and instruction level parallelism in microprocessors are not alone sufficient anymore to guarantee performance scaling for such systems. A way to achieve scaling performance has been the adoption of Multiprocessor Systems on a Chip (MPSoCs), which allow distributing application computation costs along a set of processing elements in the MPSoC. The increase in the number of MPSoC processing elements as technology advances into the deep submicron domain is a clear trend. To interconnect such elements it is necessary to employ more efficient communication infrastructures in what concerns electrical characteristics, facility of adoption by designers and performance. Networks on Chip (NoCs) or on chip networks are a clear trend in this sense. In the same way computation performance is expected to increase, so is the performance of communication among processing elements in future MPSoCs. Obviously, NoCs may still suffer from congestion, which degrades the communication quality due, for example, to the increase of latency while delivering messages. The use of adaptive routing algorithms in NoCs allows altogether to solve or at least to alleviate congestion scenarios, but adaptation decisions usually employ only the instantaneous state of the communication network and are based on local information. The problem with this kind of approach is the unpredictability of latency in delivering network packets since the path followed by each packet depends on the state of the network and on the rules adopted by the routing algorithm as well. Additionally, deviations from a route considered congested can take packets to regions with even higher traffic. This thesis proposes two communication infrastructures that allow an improved degree of predictability and are thus more useful to fulfill application communication requirements. Both infrastructures employ source routing strategies. The first, called Hermes-SR NoC, explores the mapping of communication routes at design time. Initial results demonstrate this infrastructure displays gains when compared to the Hermes NoC, a network without congestion solving mechanisms, which uses an XY deterministic routing algorithm. The second infrastructure, called MoNoC (Monitored NoC), explores resources that enable dynamic route adaptation to take place. These resources include special network interfaces, monitors e network probes. Experimental results achieved with MoNoC showed significant reductions for application latency. In both cases, the adoption of adaptive routing algorithms as a base to compute routes enables to turn traffic away from congestion points in the network, which naturally increases latency and packet delivery predictability. / A constante evolução das necessidades de mercado exige que sejam disponibilizados sistemas computacionais com poder de processamento cada vez maior. O aumento da frequência de operação e o paralelismo de instruções em microprocessadores não são mais suficientes para garantir a melhora do desempenho destes sistemas. Uma forma de garantir tal aumento no poder de processamento é o desenvolvimento de sistemas multiprocessados em um único chip (MPSoC), o que permite dividir os custos de computação de aplicações pelos elementos de processamento que o formam. É tendência que o número de elementos de processamento que compõe um MPSoC cresça com o avanço em direção a tecnologias submicrônicas. Para interconectar tais elementos de processamento são necessárias infraestruturas de comunicação mais eficientes do ponto de vista de características elétricas, facilidade de adoção em projetos e desempenho. Redes em chip (do inglês, Networks on Chip ou NoCs) são vistas como uma tendência neste processo. Assim como o aumento do desempenho da computação prevê-se também o aumento do desempenho da comunicação entre os elementos de processamento. Obviamente, NoCs podem sofrer com fenômenos de congestionamento, que degradam a qualidade das comunicações devido, por exemplo, ao aumento da latência de entrega de mensagens. O uso de algoritmos adaptativos em NoCs permite reduzir o congestionamento, mas decisões de adaptação são normalmente baseadas no estado instantâneo da rede e apenas no uso de informação local. O problema deste tipo de abordagem é a imprevisibilidade da latência de entrega de pacotes, visto que a rota a ser utilizada por um pacote depende do estado da rede e da regra adotada pelo algoritmo de roteamento. Adicionalmente, o desvio de uma rota considerada congestionada pode levar a outras com concentração de tráfego ainda maior.O presente trabalho propõe duas infraestruturas de comunicação que permitem maior previsibilidade, sendo assim úteis para melhor atender requisitos de comunicação de aplicações. Ambas as infraestruturas propostas empregam roteamento na origem. A primeira, denominada NoC Hermes- SR explora o mapeamento de rotas de comunicação realizado em tempo de projeto. Resultados iniciais mostram um ganho desta infraestrutura de comunicação quando comparada à NoC Hermes com roteamento determinístico XY, uma NoC sem mecanismos para reduzir congestionamentos. Na segunda infraestrutura de comunicação, chamada MoNoC (de NoC Monitorada), exploram-se recursos que contribuem para permitir adaptação de rotas, tais como interfaces de rede, monitores e sondas de rede. Resultados capturados para tal infraestrutura apresentaram reduções significativas de latência de aplicação. Em ambos os casos, a adoção de algoritmos de roteamento adaptativos quando utilizados como base para a definição de rotas permite contornar caminhos congestionados na rede aumentando a previsibilidade de latência de entrega de pacotes.

Made available in DSpace on 2013-08-07T18:42:23Z (GMT). No. of bitstreams: 1 000439051-Texto+Completo-0.pdf: 3612588 bytes, checksum: b521a29595b0b62cb20c6ca3b96c8502 (MD5) Previous issue date: 2012 / As CMOS technology nodes scale dosn, nes problems a rise concerning the design of synchronous circuits and systems. This is due to tight constraints resulting from the use of a single signal to control a shole complex integrated circui t. Moreover, modern chips integrate shole systems that require a large amount of intellectual property cores, each sith specific requirements and design constraints. In this context, asynchronous design techniques present appealing solutions to help designers achieving efficient systems, as each core can be independently implemented and then employ asynchronous communication at the system level. Different sorks available in literature demonstrate that asynchronous circuits are sell suited for los poser, high speed and robust applications. Hose ver, these circuits are very difficult to be implemented, due to the lack of design automation tools and basic components. In this say, experiments sith asynchronous circuits are practica lly limited to full custom approaches. In order to help overcoming such limitations, the Author has been involved sith asynchronous circuits design for five years. This sork presents details o f part of this research sork, including the implementation of five non-synchronous netsork-on-c hip routers, a standard cell library sith over five hundred components for asynchronous circuits and a design flos proposed for such components. / Com o avanço de tecnologias CMOS, novos desafios surgem para o projeto de circuitos e sistemas síncronos. Isso se deve ao fato de que o uso de um único sinal para controlar um circuito integrado complexo resulta em restrições de projeto difíceis de serem atendidas. Além disso, chips atuais integram sistemas inteiros, que necessitam de uma grande quantidade de núcleos de propriedades intelectual, cada um com necessidades e restrições específicas. Neste cenário, técnicas assíncronas de projeto representam soluções interessantes para ajudar projetistas a obter sistemas eficientes, uma vez que cada núcleo de propriedade intelectual pode ser projetado de forma independente e então comunicar-se assincronamente, a nível de sistema. Diversos trabalhos disponíveis na literatura demonstram que circuitos assíncronos são adequados para implementações que necessitem baixo consumo de potência, alto desempenho ou alta robustez. Entretanto, atualmente, é muito difícil de projetar tais circuitos, dada a falta de ferramentas de automação e de bibliotecas de componentes básicos. Dessa forma, o uso de circuitos assíncronos é praticamente limitado a abordagens full-custom. A fim de contribuir para a superação dessa barreira, o Autor está envolvido na pesquisa de circuitos assíncronos há cinco anos. Este trabalho apresenta detalhes de parte dessa pesquisa, incluindo a implementação de cinco roteadores de redes intra-chip não síncronos, uma biblioteca de células com mais de quinhentos componentes assíncronos e um fluxo de projeto proposto para o projeto de tais componentes.

Made available in DSpace on 2013-08-07T18:42:44Z (GMT). No. of bitstreams: 1 000430304-Texto+Completo-0.pdf: 2164502 bytes, checksum: db47a771a28123bb6c1aa5df3d495e3b (MD5) Previous issue date: 2010 / The innovations on integrated circuit fabrics are continuously reducing components size, which increases the logic density of systems‐on‐chip (SoC), but also affect the reliability of these components. Chip‐level global buses are especially subject to crosstalk faults, which can lead to increased delay and glitches. This work evaluates different fault tolerant approaches for Networkson‐ chip (NoCs) such that the network can maintain the original network performance even in the presence of faults. Four different approaches are presented and evaluated in terms of area overhead, packet latency, power consumption, and residual fault coverage. Results demonstrate that the use of CRC coding at each link is preferred when minimal area and power overhead are the main goals. However, each one of the methods presented here has its own advantages and can be applied depending on the target application. / As inovações na fabricação de circuitos integrados têm reduzido continuamente o tamanho dos componentes, permitindo um aumento na densidade lógica de sistemas eletrônicos complexos, denominados SoCs (Systems‐on‐a‐Chip), mas afetando também a confiabilidade destes componentes. Barramentos globais utilizados para interconexão de componentes em um chip estão cada vez mais sujeitos aos efeitos de crosstalk, que podem causar atrasos e picos nos sinais. Este trabalho apresenta e avalia diferentes técnicas para tolerância a falhas em redes intra‐chip, nos quais a rede é capaz de manter o mesmo desempenho da rede original mesmo na ocorrência de falhas. Quatro técnicas são apresentadas e avaliadas em termos de consumo adicional de área, latência dos pacotes, consumo de potência e análise de defeitos residuais. Os resultados demonstram que o uso de codificação CRC nos enlaces é vantajoso quando o mínimo acréscimo de área e consumo de potência é o principal objetivo. Entretanto, cada um dos métodos apresentados neste trabalho tem as suas próprias vantagens e podem ser utilizados dependendo da aplicação alvo.

Made available in DSpace on 2013-08-07T18:42:45Z (GMT). No. of bitstreams: 1 000407650-Texto+Completo-0.pdf: 1702520 bytes, checksum: c900c9b4c3134193aa3ab89db164218f (MD5) Previous issue date: 2008 / Hardware virtualization researches are developed in different computer science areas. Virtual environments using virtualization technology can be created on few phisycal resources. However, the lack of configuration tools makes hard creation of large scale environments. Network resources, for instances, have to be managed and configured in order to follow the desired virtual environment especification. Aiming at making management easy as well as reducing configurations faults, we present in this work an architecture for virtual machine network management. Tasks of the architecture include issues such as configuration of network isolation and control of bandwidth and latency. In order to evaluate the architecture, a distributed system emulator was created over a set of virtual machines and an application was ran to analise the network communication. / Pesquisas utilizando virtualização de hardware vêm sendo feitas em diversas áreas dentro da Ciência da Computação. A criação de ambientes virtuais com essa tecnologia pode ser implementada utilizando-se poucos recursos computacionais. Porém, a falta de ferramentas de configuração dificulta a criação de ambientes de larga escala. Recursos de rede, por exemplo, precisam ser gerenciados e configurados para atender às especificações do ambiente virtual que se deseja criar. Na intenção de facilitar esta gerência e reduzir os erros na configuração do ambiente virtual, apresentamos neste trabalho uma arquitetura de gerência de rede de máquinas virtuais. Dentre suas funções encontram-se questões como configuração de isolamento de rede e controle de vazão e latência. Na validação, aspectos de rede de um ambiente de emulação de sistemas distribuídos são configurados e uma aplicação é executada nesse ambiente na intenção de avaliar esses aspectos de comunicação.

Made available in DSpace on 2013-08-07T18:43:13Z (GMT). No. of bitstreams: 1 000421786-Texto+Completo-0.pdf: 6104492 bytes, checksum: 1d8dad6aa25fe5104f08a43d444e3017 (MD5) Previous issue date: 2009 / The current state of electronic circuit design and fabrication processes enables the integration of more than a billion devices in a single integrated circuit. A state of the art integrated circuit is a complex component formed by several complex modules known as intellectual property cores. Modern integrated circuits contain dozens or hundreds of such cores interconnected. The interconnection of cores is growingly performed through complex communication structures. One way to organize such interconnect architectures is to build them in the form of an intrachip network. The use of totally or partially regular communication structures improves scalability and the degree of communication parallelism in complex integrated circuits. One of the most important characteristic of intrachip networks is its topology. This work approaches the verification and prototyping of the Hermes-TB intrachip network. This network employs a regular, bidirectional 2D torus topology as a means to reach low latency and high throughput communication at a reasonable hardware cost. The Hermes-TB design verification was achieved through the use of timing simulation of the original design, since the original proposal of the network employed only functional simulation as design validation method. Prototyping of Hermes-TB, on the other hand, was conducted on an FPGA-based platform, and served to validate the network design in hardware for the first time. At the end of this work, it was then possible to confirm the viability to use the Hermes-TB intrachip network in real circuits. / O avanço tecnológico atual do processo de construção de circuitos eletrônicos possibilita a integração de mais de um bilhão de componentes em um único circuito integrado. Um circuito integrado no estado da arte é um componente complexo constituído por numerosos módulos complexos conhecidos como núcleos de propriedade intelectual. Circuitos integrados modernos contêm dezenas ou centenas de núcleos interconectados. Cada vez mais a interconexão de núcleos se faz através de estruturas de comunicação complexas. Uma forma de organizar estas arquiteturas é construí-las sob a forma de uma rede intrachip. O uso de estruturas de comunicação total ou parcialmente regulares tende a aumentar a escalabilidade e o grau de paralelismo da comunicação em sistemas integrados complexos. Uma das características mais importantes de uma rede intrachip é a sua topologia. Este trabalho aborda a verificação e a prototipação da rede intrachip Hermes-TB. Esta rede emprega topologia do tipo toro 2D bidirecional como forma de alcançar baixa latência e alta vazão a um custo de hardware reduzido. A verificação do projeto da Hermes-TB foi obtida aqui através da execução da simulação com atrasos do projeto original, pois a proposta inicial da rede realizou a validação do projeto apenas através de simulação funcional. Por outro lado a prototipação, aqui realizada sobre plataformas baseadas em FPGAs (do inglês, Field Programmable Gate Arrays) validou o projeto pela primeira vez em hardware. Ao final deste trabalho pôde-se então confirmar a viabilidade de uso da rede intrachip Hermes-TB em circuitos reais.

Made available in DSpace on 2013-08-07T18:43:27Z (GMT). No. of bitstreams: 1 000406062-Texto+Completo-0.pdf: 2385085 bytes, checksum: 62d70d388418da7e6c2bcbc8ef6285b8 (MD5) Previous issue date: 2008 / Performance gains provided by multiprocessor architectures are not only related to the computational power of the several processing elements. The interconnection architecture, responsible by the communication among the several processing elements, has an important contribution in the overall performance. NoCs can be seen as the main interconnection architecture responsible by the future of the multiprocessed technologies, which are rapidly prevailing in SoCs. A considerable number of NoC designs are available, focusing on different aspects of this type of communication infrastructure. Example of relevant aspects considered during NoC design are quality-of-service achievement, the choice of synchronization method to employ between routers, latency reduction, power consumption reduction and application modules mapping. This work proposes several mechanisms to optimize NoC performance, contributing for them to become the prevalent interconnection architecture in modern multiprocessed SoCs. The proposed mechanisms include different aspects of performance optimization like latency, throughput, contention and total time to transmit sets of packets. The conducted evaluations show performance gains in all proposed mechanisms, demonstrating their efficiency. / Os ganhos de desempenho proporcionados pelas arquiteturas paralelas não estão relacionados somente ao poder computacional dos vários elementos de processamento. A arquitetura de interconexão, responsável pela intercomunicação dos elementos de processamento, tem um papel relevante no desempenho geral do sistema. Redes intra-chip (NoCs) podem ser vistas como a principal arquitetura de interconexão responsável pelo futuro das tecnologias multiprocessadas, as quais estão rapidamente prevalecendo em SoCs. Atualmente, existem inúmeros projetos de NoCs disponíveis, os quais focam diferentes aspectos desse tipo de arquitetura de interconexão. Alguns aspectos relevantes considerados durante o projeto de NoCs são a capacidade de atingir QoS (Quality-of-Service), a redução de latência, a redução do consumo de energia e o mapeamento de aplicações. Este trabalho propõem diversos mecanismos para otimizar o desempenho das NoCs, contribuindo para que elas tornem-se a arquitetura de interconexão prevalente em SoCs multiprocessados modernos. Os mecanismos propostos abrangem diferentes aspectos relativos à otimização de desempenho como latência, vazão, contenção e tempo total para a transmissão de conjuntos de pacotes. As avaliações realizadas apresentam ganhos de desempenho relativos a todos mecanismos propostos, comprovando a eficiência dos mesmos.