Tese de mestrado integrado. Engenharia Mecânica. Faculdade de Engenharia. Universidade do Porto. 2010

Submitted by Daniella Sodre (daniella.sodre@ufpe.br) on 2015-03-10T14:00:16Z No. of bitstreams: 2 Dissertaçao Diogo Lages.pdf: 4187750 bytes, checksum: fb9f521e9ef025b2d69f9650ec1a45f4 (MD5) license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) / Made available in DSpace on 2015-03-10T14:00:16Z (GMT). No. of bitstreams: 2 Dissertaçao Diogo Lages.pdf: 4187750 bytes, checksum: fb9f521e9ef025b2d69f9650ec1a45f4 (MD5) license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) Previous issue date: 2013-08-29 / O servidor de nomes é um sistema essencial para Internet que se baseia principalmente na tradução de endereços para IPs. Esse serviço é executado em servidores de maneira “dedicada”, no entanto, fazem uso de sistemas operacionais os quais introduzem overhead e necessita compartilhar tempo de processamento com outros processos. Outro fator que tem grande impacto em redes é o consumo das interfaces Ethernet atuais, como exemplo a de 10 Gbps que possui a potência 25x maior do que a potência necessária para interfaces Ethernet com 100 Mbps. Devido a necessidade de otimizar o consumo de energia em ambientes de redes a inserção de mecanismo inteligentes permitem fazer uso dos recursos de potência de maneira “consciente” propiciando a diminuição de gastos com energia sem a degradação do desempenho. Sendo assim, nesse trabalho foi realizado o desenvolvimento e análise de um servidor de nomes, o qual permite otimizar o uso de energia através de regressão linear e recursos de potência sem comprometer o desempenho. Isso é evidenciado através dos resultados onde foi utilizado traces reais e foi verificado que o PC consome 55x a mais de energia do que a proposta desse trabalho e que a quantidade de perdas é abaixo de 7%.

A vida de milhões de pessoas é afetada por problemas de deficiência auditiva, incapacitando-as de ouvirem os sons naturalmente. O uso de aparelhos de auxílio auditivo minimiza o efeito das deficiências, pois possibilita tratamento dos sinais auditivos através de sofisticados algoritmos que eliminam ruídos e amplificam os sinais de interesse. Este trabalho propõem a especificação de um sistema integrado, otimizado em termos de consumo de potência, para realizar o processamento de sinais digitais em aparelhos de auxílio auditivo digital. Foram desenvolvidos dois blocos para processamento hardwired, que substituem o processamento realizado por software, cuja finalidade é filtrar os sinais sonoros digitalizados com menor consumo. Um dos blocos, um filtro FIR de até 128 coeficientes, pode ser utilizado como filtro do tipo passa baixa ou passa altas frequências. O outro bloco, para executar o algoritmo ALE, é utilizado para eliminar ruídos periódicos. Os blocos desenvolvidos e implementados foram compilados e simulados para comprovar a funcionalidade. Os resultados das simulações mostraram que eles atendem as especificações de funcionalidade. Os blocos foram também sintetizados em uma tecnologia CMOS de 0,35 &#956m, três níveis de metal, para assim se ter as estimativas de área do circuito e de consumo de potência. A área do layout final foi de 14 mm². O consumo de potência estimado é de 0,30 mW para frequência de clock de 300 kHz (o que permite que um filtro FIR processe uma amostra a cada 240 &#956s, no pior caso, e o ALE, uma a cada 36 &#956s), e de 5,06 mW para frequência de clock de 5,0 MHz (filtro FIR processa uma amostra a cada 14,4 &#956s e o ALE, uma a cada 2,2 &#956s). As estimativas de consumo foram feitas considerando os dois blocos operando simultaneamente e com tensão de alimentação de 1,8 V. Para todo o sistema integrado proposto, obtive-se, com um cenário específico, o consumo de potência de 1,1 mW, considerando dois Filtros Configuráveis, um Filtro ALE e um DSP. / The live of millions of people are affected by hearing problems, disabling them from hearing the sounds naturally. The use of hearing aids devices minimizes the effect of deficiencies, since it allows processing of auditory signals through sophisticated algorithms that eliminate noise and amplify the signals of interest. This work proposes the specification of an integrated system, optimized in terms of power consumption, to perform digital signal processing in digital hearing aid devices. Were developed two blocks of hardwired processing, replacing software processing, whose purposes are to filter the digitized audio signals with lower consumption. One of the blocks, an FIR filter up to 128 coefficients can be used as a low pass or high pass filter. The other block, to run the ALE algorithm, is used to eliminate periodic noises. The blocks developed and implemented were compiled and simulated to demonstrate their functionality. The simulation results show that they meet the specifications of functionality. The blocks were also synthesized in a 0.35 &#956m CMOS technolog, three metal levels, in order to have estimatives of circuit area and power consumption. The area of the final layout was 14,0 mm². The estimated power consumption is 0.30 mW for clock frequency of 300 kHz (which allows a FIR filter to process one sample every 240 &#956s in the worst case, and ALE, one every 36 &#956s), and 5.06 mW for clock frequency of 5.0 MHz (FIR filter processing one sample every 14.4 &#956s, and ALE, one every 2.2 &#956s). Consumption estimates were made considering the two blocks operating simultaneously and supply voltage of 1.8 V. For all the proposed integrated system, it was found, for a specific scenario, the power consumption of 1.1 mW, considering two configurable filters, one filter ALE and one DSP.

Em circuitos integrados complexos, potência e desempenho têm caminhado em direções opostas tornando o desenvolvimento de dispositivos de baixo consumo uma tarefa altamente custosa. Tradicionalmente, empresas de desenvolvimento de circuitos integrados utilizam variadas técnicas para garantir os requisitos de potência, no entanto, técnicas baseadas em biblioteca de células tem se tornado um gargalo para o processo de desenvolvimento. À medida que os projetos aumentam de complexidade e densidade, maior tende a ser a potência dissipada por estes dispositivos, e assim, mais importante torna-se sua redução. Buscando aumentar a capacidade de redução de potência, projetistas tem aplicado diferentes técnicas para cada nível de abstração do fluxo de projeto. No nível físico, de maneira a contornar os limites das bibliotecas de células, o desenvolvimento de células especificamente projetadas tem se tornado uma rotina em projetos com grandes restrições de potência. Observando este requisito, este trabalho visa pesquisar a implementação e otimização de células digitais CMOS (Complementary Metal-Oxide-Semiconductor) estática em nível de transistores, e o emprego de metodologia de projeto livre de biblioteca como um recurso para a concepção de sistemas de baixa potência. De um modo geral, menos transistores são desejáveis para reduzir a dissipação de potência, no entanto, longas cadeias de transistores, necessários para implementar funções lógicas específicas, conduz ao aumento do tempo de transição, e, portanto, maior dissipação de energia. A fim de evitar este efeito, construímos uma função de mapeamento, com base no tamanho dos transistores, de forma a evitar um tempo de transição lento e minimizar o número de transistores. O uso deste método demonstrou ser eficaz para o ajuste fino de circuitos de baixa potência, resultando em uma redução média de 6.35% no consumo dinâmico e de 8.26% no consumo estático em comparação com a metodologia baseada em biblioteca de células. Como trabalho adicional, é apresentado um fluxo automatizado de mapeamento lógico e capaz de gerar redes de transistores específicas para cada projeto, tornando possível sua utilização em ferramentas de desenvolvimento tradicionais. / In complex integrated circuits, power and performance have moved in opposite directions making the design of low-power devices a highly costly task. Traditionally, integrated circuit design companies adopt many techniques to ensure power requirements, however, techniques based on cell library has become a bottleneck for the development process. As the design complexity and density increase, greater will be the power dissipated, and thus its reduction becomes more important. Seeking to increase the power reduction capability, designers have applied different techniques for each level of the design flow abstraction. At the physical level, so as to bypass the limits of cell libraries, the development of specifically designed cells has become a routine for designs with large power constraints. Observing this requirement, this work aims to investigate the implementation and optimization of digital static CMOS (Complementary Metal-Oxide-Semiconductor) cell at transistors level, and the use of library free design methodology as a resource for designing low power systems. In general, fewer transistors are desirable to reduce power dissipation, however, long chains of transistors, necessary for implementing specific logical functions, leads to the increase of the transition time, and hence greater energy dissipation. In order to avoid this effect, we constructed a mapping function, based on transistor size, in order to avoid slow transition time and minimize the number of transistors. The use of this method has proven effective for fine adjustment low power circuits, resulting in an average reduction of 6.35% in dynamic power and 8.26% in static power as compared with the cell library based methodology. As further work, an automated flow set is presented for the logical mapping able to generate specific networks of transistors for each design, making possible their use in traditional design tools.

Em circuitos integrados complexos, potência e desempenho têm caminhado em direções opostas tornando o desenvolvimento de dispositivos de baixo consumo uma tarefa altamente custosa. Tradicionalmente, empresas de desenvolvimento de circuitos integrados utilizam variadas técnicas para garantir os requisitos de potência, no entanto, técnicas baseadas em biblioteca de células tem se tornado um gargalo para o processo de desenvolvimento. À medida que os projetos aumentam de complexidade e densidade, maior tende a ser a potência dissipada por estes dispositivos, e assim, mais importante torna-se sua redução. Buscando aumentar a capacidade de redução de potência, projetistas tem aplicado diferentes técnicas para cada nível de abstração do fluxo de projeto. No nível físico, de maneira a contornar os limites das bibliotecas de células, o desenvolvimento de células especificamente projetadas tem se tornado uma rotina em projetos com grandes restrições de potência. Observando este requisito, este trabalho visa pesquisar a implementação e otimização de células digitais CMOS (Complementary Metal-Oxide-Semiconductor) estática em nível de transistores, e o emprego de metodologia de projeto livre de biblioteca como um recurso para a concepção de sistemas de baixa potência. De um modo geral, menos transistores são desejáveis para reduzir a dissipação de potência, no entanto, longas cadeias de transistores, necessários para implementar funções lógicas específicas, conduz ao aumento do tempo de transição, e, portanto, maior dissipação de energia. A fim de evitar este efeito, construímos uma função de mapeamento, com base no tamanho dos transistores, de forma a evitar um tempo de transição lento e minimizar o número de transistores. O uso deste método demonstrou ser eficaz para o ajuste fino de circuitos de baixa potência, resultando em uma redução média de 6.35% no consumo dinâmico e de 8.26% no consumo estático em comparação com a metodologia baseada em biblioteca de células. Como trabalho adicional, é apresentado um fluxo automatizado de mapeamento lógico e capaz de gerar redes de transistores específicas para cada projeto, tornando possível sua utilização em ferramentas de desenvolvimento tradicionais. / In complex integrated circuits, power and performance have moved in opposite directions making the design of low-power devices a highly costly task. Traditionally, integrated circuit design companies adopt many techniques to ensure power requirements, however, techniques based on cell library has become a bottleneck for the development process. As the design complexity and density increase, greater will be the power dissipated, and thus its reduction becomes more important. Seeking to increase the power reduction capability, designers have applied different techniques for each level of the design flow abstraction. At the physical level, so as to bypass the limits of cell libraries, the development of specifically designed cells has become a routine for designs with large power constraints. Observing this requirement, this work aims to investigate the implementation and optimization of digital static CMOS (Complementary Metal-Oxide-Semiconductor) cell at transistors level, and the use of library free design methodology as a resource for designing low power systems. In general, fewer transistors are desirable to reduce power dissipation, however, long chains of transistors, necessary for implementing specific logical functions, leads to the increase of the transition time, and hence greater energy dissipation. In order to avoid this effect, we constructed a mapping function, based on transistor size, in order to avoid slow transition time and minimize the number of transistors. The use of this method has proven effective for fine adjustment low power circuits, resulting in an average reduction of 6.35% in dynamic power and 8.26% in static power as compared with the cell library based methodology. As further work, an automated flow set is presented for the logical mapping able to generate specific networks of transistors for each design, making possible their use in traditional design tools.

Em circuitos integrados complexos, potência e desempenho têm caminhado em direções opostas tornando o desenvolvimento de dispositivos de baixo consumo uma tarefa altamente custosa. Tradicionalmente, empresas de desenvolvimento de circuitos integrados utilizam variadas técnicas para garantir os requisitos de potência, no entanto, técnicas baseadas em biblioteca de células tem se tornado um gargalo para o processo de desenvolvimento. À medida que os projetos aumentam de complexidade e densidade, maior tende a ser a potência dissipada por estes dispositivos, e assim, mais importante torna-se sua redução. Buscando aumentar a capacidade de redução de potência, projetistas tem aplicado diferentes técnicas para cada nível de abstração do fluxo de projeto. No nível físico, de maneira a contornar os limites das bibliotecas de células, o desenvolvimento de células especificamente projetadas tem se tornado uma rotina em projetos com grandes restrições de potência. Observando este requisito, este trabalho visa pesquisar a implementação e otimização de células digitais CMOS (Complementary Metal-Oxide-Semiconductor) estática em nível de transistores, e o emprego de metodologia de projeto livre de biblioteca como um recurso para a concepção de sistemas de baixa potência. De um modo geral, menos transistores são desejáveis para reduzir a dissipação de potência, no entanto, longas cadeias de transistores, necessários para implementar funções lógicas específicas, conduz ao aumento do tempo de transição, e, portanto, maior dissipação de energia. A fim de evitar este efeito, construímos uma função de mapeamento, com base no tamanho dos transistores, de forma a evitar um tempo de transição lento e minimizar o número de transistores. O uso deste método demonstrou ser eficaz para o ajuste fino de circuitos de baixa potência, resultando em uma redução média de 6.35% no consumo dinâmico e de 8.26% no consumo estático em comparação com a metodologia baseada em biblioteca de células. Como trabalho adicional, é apresentado um fluxo automatizado de mapeamento lógico e capaz de gerar redes de transistores específicas para cada projeto, tornando possível sua utilização em ferramentas de desenvolvimento tradicionais. / In complex integrated circuits, power and performance have moved in opposite directions making the design of low-power devices a highly costly task. Traditionally, integrated circuit design companies adopt many techniques to ensure power requirements, however, techniques based on cell library has become a bottleneck for the development process. As the design complexity and density increase, greater will be the power dissipated, and thus its reduction becomes more important. Seeking to increase the power reduction capability, designers have applied different techniques for each level of the design flow abstraction. At the physical level, so as to bypass the limits of cell libraries, the development of specifically designed cells has become a routine for designs with large power constraints. Observing this requirement, this work aims to investigate the implementation and optimization of digital static CMOS (Complementary Metal-Oxide-Semiconductor) cell at transistors level, and the use of library free design methodology as a resource for designing low power systems. In general, fewer transistors are desirable to reduce power dissipation, however, long chains of transistors, necessary for implementing specific logical functions, leads to the increase of the transition time, and hence greater energy dissipation. In order to avoid this effect, we constructed a mapping function, based on transistor size, in order to avoid slow transition time and minimize the number of transistors. The use of this method has proven effective for fine adjustment low power circuits, resulting in an average reduction of 6.35% in dynamic power and 8.26% in static power as compared with the cell library based methodology. As further work, an automated flow set is presented for the logical mapping able to generate specific networks of transistors for each design, making possible their use in traditional design tools.

A vida de milhões de pessoas é afetada por problemas de deficiência auditiva, incapacitando-as de ouvirem os sons naturalmente. O uso de aparelhos de auxílio auditivo minimiza o efeito das deficiências, pois possibilita tratamento dos sinais auditivos através de sofisticados algoritmos que eliminam ruídos e amplificam os sinais de interesse. Este trabalho propõem a especificação de um sistema integrado, otimizado em termos de consumo de potência, para realizar o processamento de sinais digitais em aparelhos de auxílio auditivo digital. Foram desenvolvidos dois blocos para processamento hardwired, que substituem o processamento realizado por software, cuja finalidade é filtrar os sinais sonoros digitalizados com menor consumo. Um dos blocos, um filtro FIR de até 128 coeficientes, pode ser utilizado como filtro do tipo passa baixa ou passa altas frequências. O outro bloco, para executar o algoritmo ALE, é utilizado para eliminar ruídos periódicos. Os blocos desenvolvidos e implementados foram compilados e simulados para comprovar a funcionalidade. Os resultados das simulações mostraram que eles atendem as especificações de funcionalidade. Os blocos foram também sintetizados em uma tecnologia CMOS de 0,35 &#956m, três níveis de metal, para assim se ter as estimativas de área do circuito e de consumo de potência. A área do layout final foi de 14 mm². O consumo de potência estimado é de 0,30 mW para frequência de clock de 300 kHz (o que permite que um filtro FIR processe uma amostra a cada 240 &#956s, no pior caso, e o ALE, uma a cada 36 &#956s), e de 5,06 mW para frequência de clock de 5,0 MHz (filtro FIR processa uma amostra a cada 14,4 &#956s e o ALE, uma a cada 2,2 &#956s). As estimativas de consumo foram feitas considerando os dois blocos operando simultaneamente e com tensão de alimentação de 1,8 V. Para todo o sistema integrado proposto, obtive-se, com um cenário específico, o consumo de potência de 1,1 mW, considerando dois Filtros Configuráveis, um Filtro ALE e um DSP. / The live of millions of people are affected by hearing problems, disabling them from hearing the sounds naturally. The use of hearing aids devices minimizes the effect of deficiencies, since it allows processing of auditory signals through sophisticated algorithms that eliminate noise and amplify the signals of interest. This work proposes the specification of an integrated system, optimized in terms of power consumption, to perform digital signal processing in digital hearing aid devices. Were developed two blocks of hardwired processing, replacing software processing, whose purposes are to filter the digitized audio signals with lower consumption. One of the blocks, an FIR filter up to 128 coefficients can be used as a low pass or high pass filter. The other block, to run the ALE algorithm, is used to eliminate periodic noises. The blocks developed and implemented were compiled and simulated to demonstrate their functionality. The simulation results show that they meet the specifications of functionality. The blocks were also synthesized in a 0.35 &#956m CMOS technolog, three metal levels, in order to have estimatives of circuit area and power consumption. The area of the final layout was 14,0 mm². The estimated power consumption is 0.30 mW for clock frequency of 300 kHz (which allows a FIR filter to process one sample every 240 &#956s in the worst case, and ALE, one every 36 &#956s), and 5.06 mW for clock frequency of 5.0 MHz (FIR filter processing one sample every 14.4 &#956s, and ALE, one every 2.2 &#956s). Consumption estimates were made considering the two blocks operating simultaneously and supply voltage of 1.8 V. For all the proposed integrated system, it was found, for a specific scenario, the power consumption of 1.1 mW, considering two configurable filters, one filter ALE and one DSP.

[pt] A indústria eletrônica tem apresentado uma demanda crescente pela fabricação de aparelhos onde o baixo consumo de energia é uma das características mais importantes. Como exemplo, temos os telefones celulares, os computadores pessoais portáteis e os implantes biomédicos. Este trabalho investiga o projeto e o layout de células analógicas de consumo mil vezes menos (micropower) que os circuitos convencionais. As células desenvolvidas tanto podem ser usadas em aplicações analógicas quanto em circuitos híbridos formados por blocos digitais e blocos analógicos em um mesmo circuito integrado (mixed-mode). O trabalho desenvolvido envolveu 7 etapas principais: o estudo da operação do transistor MOS polarizado na região de inversão fraca comparado com a região de inversão forte; o estudo de estruturas básicas com dois transitores operando na inversão fraca; a conversão dos parâmetros de fabricante para a simulação das células; estudo de células analógicas a e seu projeto para baixo consumo; simulação das células e comparação com células comerciais; estudo da variação dos parâmetros de fabricação; estudo de técnicas de layout para células analógicas. Inicialmente o trabalho apresenta um resumo do estado da arte em projetos de circuitos integrados analógicos CMOS e, introduz o conceito da operação do transistor MOS em inversão fraca (weak inversion). O estudo de estruturas básicas, tais como espelhos de corrente, é o passo seguinte para a compreensão das limitações da operação dos transistores na fraca inversão e a análise de suas vantagens e desvantagens. A conversão dos parâmetros de processos fornecido pelo fabricante, do SPICE nível 2 para o SMASH nível 5, é um passo importante para uma simulação mais fiel do transistor real operando na região de inversão fraca, usando o novo modelo EKV (desenvolvido pela Escola Politécnica Federal de Lausanne - EPFL). O desenvolvimento dos blocos funcionais analógicas, tais como amplificadores operacionais, tece como estratégia de trabalho partir de especificações de células existentes em bibliotecas de fabricantes comerciais com tecnologia reconhecida sobre o assunto, e tentar reproduzir as suas características através do projeto de células dedicadas. Foram avaliadas algumas topologias de uma mesma célula com o objetivo de realizar a comparação entre elas. As medidas de desempenho das células para a comparação com as comerciais, foram realizadas com o uso de arquivos hierárquicos de simulação, visando a redução da quantidade de arquivos. Foi realizado um estudo de como a variação do processo de fabricação pode afetar o desempenho das células projetadas por análise de Montecarlo. São mostradas técnicas de layout de células analógicas que visam reduzir o descasamento entre transistores, faro este que poderia levar o circuito a apresentar comportamento diferente daquele especificado inicialmente. Os resultados alcançados demonstraram ser possível o desenvolvimento de células analógicas de baixo consumo. Através do uso da técnica de operação do transistor na região de inversão fraca, obteve-se desempenho comparável aos circuitos comerciais, tornando possível a criação de uma biblioteca de células analógicas mais ampla sem a necessidade da dependência do know-how dos fabricantes comerciais. / [en] Low power supply consumption hás become one of the main issue in eletronic industry for many product áreas such as cellular telephones, portable personal computers and biomedical implants. The aim of this work is to investigate the main drawbacks involved in the design of CMOS analog cells biased in weak inversion. Biasing a cell in weak inversion makes it possible to archieve a power consumption that is one thousandth lower than common analog cells designed to operate in strong inversion. This work has involved the following subject: a study of models for MOS transistors operating in weak inversion and strong inversion regions; a methodology to convert LEVEL 2 Spice model to EKV model; study of basic analog cell blocks suitable to low power mixed mode IC design; design methodology for low power analog cells; comparison between these cells and some commercial ones; study of analog layout techniques. Firstly, this work reviews the state-of-art of analog cell design including MOS transistor operation and modeling in the weak inversion region. Secondly we discuss the operation of some basic structures, such as current mirors and differential amplifiers, biased in weak inversion. This study helped us to understand the benefits and drawbacks involved in working with MOS transistors biased in this region. Next we describe a methodology to convert process parameters suppied by the foundries, usually LEVEL 2 Spice model, to the EKV model that was developed by EPFL (Swiss Federal Institute of Technology - Lausanne). Since EKV model is continuous in all regions, we expect to archieve better agreement between simulation results and manufacturing results. In order to test and validate the design methodology we chose to develop first a set of cells for this foundry comforming to a foundry with expertise in low voltage analog cell design. These tests were carried ou through standardized hierarchical simulation files in order to decrease the total number of simulatiom files required. Finally, we present some techniques for the layout of analog cells that improve circuit sensibility to transistor mismatching and process variation. The work shows us that it is feasible to design low power analog circuit using MOS transistors operating in weak inversion region. The methodology was even able to synthesize cells that are similar in performance to commercial ones. Therefore, it is possible to develop a çow power analog cell library which is suitable to designing application specific integrated circuits.

Submitted by ADRIANA FERRARI (acferrari89@yahoo.com.br) on 2016-05-04T22:01:49Z No. of bitstreams: 1 Dissertação_Adriana_Cristina_Ferrari..doc: 882688 bytes, checksum: 7a66b0730bd654d377806bbf785e4d6d (MD5) / Approved for entry into archive by Felipe Augusto Arakaki (arakaki@reitoria.unesp.br) on 2016-05-09T20:20:24Z (GMT) No. of bitstreams: 1 ferrari_ac_me_jabo.pdf: 1181979 bytes, checksum: b7810dc7c548584eba9c83abc239347d (MD5) / Made available in DSpace on 2016-05-09T20:20:24Z (GMT). No. of bitstreams: 1 ferrari_ac_me_jabo.pdf: 1181979 bytes, checksum: b7810dc7c548584eba9c83abc239347d (MD5) Previous issue date: 2016-01-18 / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / Fundação de Amparo à Pesquisa do Estado de São Paulo (FAPESP) / O objetivo do trabalho foi verificar se o histórico de recria no período das águas influenciou a qualidade da carne de tourinhos Nelore terminados no período seco em pasto ou confinamento. Durante a fase de recria os animais foram mantidos, em pasto de capim Marandu manejados em diferentes alturas de pastejo (15; 25 e 35 cm) em lotação continua e taxa de lotação variável, combinado com estratégias de suplementação e terminados no período seco, em pastagens com a dieta suplementada ou confinamento. O trabalho foi constituido de dois experimentos, do ano de 2012/2013, capitulo 2 e ano de 2013/2014, capítulo 3. No primeiro experimento, capitulo 2, foram coletadas amostras de carne de animais provenientes de seis tratamentos: ABSA- recria em pasto de 15 cm de altura e suplemento de 0,6% PC; AMSM- recria em pasto 25 cm de altura e suplemento de 0,3% PC; AASM- recria em pasto de 35 cm de altura e suplemento mineral, cada tratamento com terminação em pasto ou confinamento com nove repetições (animais). Foram utilizadas amostras do M. longissimus thoracis et lumborum (LTL), retiradas da meia-carcaça esquerda, entre a 12ª e 13ª costelas, posteriormente embaladas em filme plástico e, após 24 horas de resfriamento as amostras foram congeladas a -20ºC. Procedeu-se as determinações da maciez (força de cisalhamento) e perdas por cocção, coloração da carne e da gordura subcutânea, pH, composição centesimal, teor de colágeno e porcentagem de gordura intramuscular avaliados em Espec¬trofotômetro Infravermelho Próximo (NIR) FOSS FoodScan™ e o perfil de ácidos graxos. O experimento foi conduzido de acordo com o delineamento inteiramente casualizado em arranjo fatorial (3 x 2), sendo três sistemas de recria (ABSA, AMSM ou AASS) e dois sistemas de terminação (pastagens ou confinamento), com nove repetições (animais) por tratamento (n = 54), foram aplicados testes de normalidade e análise de variância (P<0,05), usando os procedimentos PROC MIXED do software SAS®. O sistema de terminação influenciou a cor da gordura. Os tratamentos de menor nível de suplementação produziram animais com carne com menor intensidade de vermelho e maior intensidade de amarelo. Os tratamentos resultaram em carnes escuras, com baixa intensidade de vermelho e amarelo, estes resultados foram em função do pH final da carcaça dos animais, média de 6,23, o que caracteriza uma carne DFD (dark, firm and dry) o que mascarou o efeito do tratamento nas variáveis de cor da carne, maciez e perdas por cocção. A concentração do ácido miristico (C14:0) foi maior em animais terminados em confinamento. No segundo experimento, capitulo 3, foram coletadas amostras de carne de animais provenientes de 4 tratamentos: AMSA- recria em pasto 25 cm de altura e suplemento de 0,3% PC; AASB- recria em pasto de 35 cm de altura e suplemento mineral, na fase de transição águas-seca (meses de abril, maio e junho), aumentou o nível de suplemento, ou seja, suplemento multiplo na quantidade de 0,6% do PC e proteinado de baixo consumo de 0,1% do PC, para as altura 25 cm e 35 cm respectivamente, metade dos animais de cada tratamento foram terminados em pasto e outra metade no confinamento com seis repetições (animais) cada. Além das variáveis analisadas no primeiro experimento, neste estudo também foram quantificadas a frequência e área das fibras musculares, o comprimento de sarcômero, o índice de fragmentação miofibrilar e a oxidação lipídica. Na análise dos dados foi adotado o delineamento experimental inteiramente casualizado em arranjo fatorial (2 x 2), sendo dois sistemas de recria (AMSA ou AASB) e dois sistemas de terminação (pastagens ou confinamento), com seis repetições (animais) por tratamento (n = 24) Foram aplicados testes de normalidade e análise de variância (P<0,05), usando os procedimentos PROC MIXED do software SAS®. Animais terminados em pasto apresentaram maiores concentrações dos ácidos linileico, ácidos poliinsaturados e relação poliinsaturados: saturados e ω6:ω3. A terminação em confinamento proporcionou concentrações superiores de ácido palmitico e α linilenico. Não houve diferença significativa quanto a frequência e área das fibras musculares, cor e composição química. / The objective of this study was to verify if the growing phase influenced the meat quality of Nelore (bos indicus) beef finished on pasture or feedlot systems. The animals were kept during the growing phase, in Marandu grass pasture managed at different grazing height (15, 25 and 35 cm) in continuous grazing and variable stocking rate associated with supplementation strategies, and finished in the dry season in pastures with supplemented diet or feedlot system. The research was composed of two experiments, 2012/2013, Chapter 2 and year 2013/2014, chapter 3. In the first experiment, chapter 2, six treatments were evaluated: LHHS) growing on pasture of 15 cm height and 0.6% body weigt-BW supplementation; MHMS) rearing on pasture of 25 cm height and supplement 0 3% PC; HHLS) growing on pasture of 35 cm height and mineral, half os animals of each rearing treatment were finished on pastured associated with supplementation and other half finished on feedlot system with nine replications (animals) in each treatment. Samples of the M. longissimus thoracis et lumborum (LTL), from the left half carcass between the 12th and 13th ribs were removed, then packed in plastic film, refrigerated for 24 hours and then frozen at -20 ° C. The samples were analyzed for softness determinations (shear force) and cooking losses, the color of the meat and subcutaneous fat, pH, chemical composition, collagen content and the percentage of intramuscular fat in Spec-trofotômetro Near Infrared (NIR) FOSS FoodScan ™ and the fatty acid profile. The experiment was conducted according to a completely randomized design in a factorial arrangement (3 x 2), with three growing strategies (LHHS, MHMS or HHLS) and two finishing systems (pasture or feedlot) with nine replicates (animals) by treatment (n = 54), normality and variance analysis tests were applied (P <0.05), using the procedures PROC MIXED of SAS ® software. The finishing system influencied the fat color. Treatments with lower levels os supplementation produced meats with lower intensity of redness and higher intensity of yellowness. The average of pH were 6,23, that characterizes a meat DFD (dark, firm and dry) and masks the effect of treatment in the meat color, shear force, and cooking losses variables. Animal finished in feedlot system had more meristic acid than pasture finish In the second experiment, chapter 3, animal meat samples were collected from four treatments: MHHS- recreates in pasture 25 cm and 0.3% PC supplement; HHLS- recreates in pasture 35 cm and mineral supplement, finishing in pasture or confinement with six replications (animals) each treatment. On the transition phase water-dry (April, May and June), the supplementation level were increased, ie, multiplo supplement in the amount of 0.6% of the PC and protein of low consumption of 0.1% of the PC, to the height 25 cm and 35 cm respectively. In addition to the variables evaluated in the first experiment, this were also quantified the frequency and area of muscle fibers, the sarcomere length, the myofibril fragmentation and lipid oxidation. The data were analysed according a completely randomized design in a factorial arrangement (2 x 2), with two rearing systems (MHHS or HHLS) and two finishing systems (pasture or feedlot) with six replicates (animals) by treatment (n = 24) to evaluate the effect of rearing historic and finishing system on meat quality. Normality and variance analysis tests were used (P <0.05) using the PROC MIXED procedure of SAS ® software. Animals finished in pasture had higher concentration of linolenic acid, polyunsaturated acids and relation of ω6:ω3. Feedlot finishing had more palmitic acid and α linolenic acid than pasture. There was no significant diference on muscle fiber frequency and area, fat and meat color and chemistry composition. / CNPq: 131972/2014-6 / FAPESP: 2014/09932-6

Este trabalho apresenta um estudo sobre a confecção de concretos estruturais com baixo consumo de cimento Portland e avalia algumas das suas propriedades no estado fresco e endurecido, tanto em termos mecânicos como de durabilidade. O uso de concretos de baixo consumo de cimento Portland tem por objetivo possibilitar maior sustentabilidade da indústria da construção baseada no concreto, como maior longevidade de jazidas, reduções na emissão de \'CO IND.2\' e no consumo de energia e menores custos de transporte. Possibilita também diversas melhorias técnicas, como menor retração, fissuração e calor de hidratação. Com base em conceitos de empacotamento e dispersão de partículas, uso de adições minerais e fílers e escolha adequada dos materiais, obtiveram-se concretos com baixo consumo de cimento e alta resistência, com consumo relativo de materiais aglomerantes inferior a 5 kg/\'M POT.3\' para produzir 1 MPa de resistência à compressão. Avaliaram-se diversos parâmetros relacionados à durabilidade destes concretos com base em ensaios de absorção de água por imersão, absorção de água por capilaridade, permeabilidade, abrasão, carbonatação e potencial de corrosão. Os resultados obtidos indicam que os concretos de baixo consumo de cimento obtidos podem ter durabilidade comparável ou até superior a concretos usualmente considerados como de bom desempenho. Observou-se que a durabilidade é dependente do tipo de cimento empregado e que deve ser avaliada especificamente com relação ao tipo de ação agressiva a que o concreto estará exposto. / This dissertation presents a study on the development of structural concrete with low Portland cement consumption and evaluates some of its fresh and hardened properties, in mechanical and durability terms. The use of low concrete Portland cement consumption is intended to enable greater sustainability of the construction industry based on concrete, as increased longevity of deposits, reductions in \'CO IND.2\' emissions and energy consumption and lower transportation costs. It also allows several technical improvements, such as reduced shrinkage, cracking and hydration heat. Based on particle packaging and dispersion, use of mineral additives and fillers and appropriate choice of material, concrete with low cement content and high strength was obtained, with relative consumption of binder materials below 5 kg/\'M POT.3\' to produce 1 MPa compressive strength. Various durability parameters were evaluated based on tests such water absorption by immersion, water absorption by capillarity, permeability, abrasion, corrosion potential and carbonation. The results indicate that the low cement consumption concretes may have achieved comparable or superior durability to concrete usually regarded as good performance. It was observed that the durability is dependent on the type of cement used and that durability should be assessed specifically with regard to the type of aggressive action that the concrete will be exposed.