Este trabalho descreve o projeto de um modulador Analógico-Digital (A/D) Sigma-Delta de 16 bits (98 dB de SNR) de baixo consumo em tecnologia CMOS para a aquisição de sinais de áudio. Para projetar o modulador foi utilizada a metodologia top down, a qual consiste em projetar desde o nível de sistema até os blocos básicos em nível de transistores. O sistema foi analizado e projetado utilizando equacões e modelos comportamentais para obter as especificações de cada bloco do modulador. Considerando um baixo consumo de potência foi escolhida a topologia CIFF (do inglês Chain of Integrator with FeedForward) de terceira ordem e quatro bits implementado com capacitores chaveados. O modulador projetado é composto por três integradores chaveados, um somador analógico, um weigthed DAC e um quantizador de quatro bits. A técnica de Chopper é incluida no modulador para diminuir o ruído Flicker na entrada do modulador. Os blocos de maior consumo dentro do modulador são as OTAs. Por esta razão eles são projetados utilizando a metodologia gm/ID reduzindo assim o consumo de potência. O projeto foi realizado na tecnologia IBM 0,18 \'mü\'m sendo utilizado o simulador spectre do Cadence. O modulador Sigma-Delta atinge um SNR de 98 dB para uma banda de 20 kHz e um consumo de potência de 2,4 mW para uma fonte de alimentação de 1,8 V. / This work describes the design of a 16 bits low power Sigma-Delta modulator (98 dB SNR) in a CMOS technology for the acquisition of audio signals. To design the modulator it was used the top-down methodology, which consists on the design from system level to the transistor-level basic blocks. The system was analyzed and designed using behavioral models and equations to obtain the specifications of each block of the modulator. Considering a low power consumption it was chosen a third-order four bits CIFF topology (Chain Integrator with feedforward) implemented with switched capacitors. The modulator is composed by three integrators, one analog adder, one weigthed DAC and one four bit quantizer. The Chopper technique is included in the modulator to reduce the Flicker noise at the input of the modulator. The blocks of higher consumption within the modulator are the OTAs. Hence, they was designed using the methodology gm/ID to reduce power consumption. It was designed on the 0.18 \'mü\'m IBM technology and using the Cadence Spectre simulator. The Sigma-Delta modulator achieves a SNR of 98 dB for a bandwidth of 20 kHz and a power consumption of 2.4 mW with a 1.8 V power supply.

Submitted by Caroline Periotto (carol@ufscar.br) on 2016-09-21T19:41:59Z No. of bitstreams: 1 DissLSB.pdf: 3925370 bytes, checksum: 7ddbdbe82689da0dc8671987f57082c9 (MD5) / Approved for entry into archive by Marina Freitas (marinapf@ufscar.br) on 2016-09-23T18:30:25Z (GMT) No. of bitstreams: 1 DissLSB.pdf: 3925370 bytes, checksum: 7ddbdbe82689da0dc8671987f57082c9 (MD5) / Approved for entry into archive by Marina Freitas (marinapf@ufscar.br) on 2016-09-23T18:30:32Z (GMT) No. of bitstreams: 1 DissLSB.pdf: 3925370 bytes, checksum: 7ddbdbe82689da0dc8671987f57082c9 (MD5) / Made available in DSpace on 2016-09-23T18:30:39Z (GMT). No. of bitstreams: 1 DissLSB.pdf: 3925370 bytes, checksum: 7ddbdbe82689da0dc8671987f57082c9 (MD5) Previous issue date: 2016-04-01 / Não recebi financiamento / This paper presents an analysis of the development of self-compacting concrete with low consumption of Portland cement, and evaluates some of its properties in fresh and hardened state ( mechanical properties ). The production of concrete with low consumption of Portland cement of the concept of providing more sustainable construction based on the concrete industry, as increased longevity of raw materials deposits, reducing CO2 emissions and energy consumption and lower cost transport. It provides various technical improvements such as lower heat of hydration, shrinkage and cracking. Based on packaging concepts and particle dispersion suitable choice of materials and the use of mineral fílers and admixtures, there was obtained concrete with low consumption of cement and high strength, with a relative consumption of binder materials less than 5 kg / m³ to produce 1 MPa compressive strength. This research is characterized as a theoretical-experimental model, which were researched packaging methods of aggregates and mineral additions, studied the interaction between superplasticizer and cementitious materials, seeking a considerable reduction in cement content in mixtures of self-compacting concrete. Therefore, we used the dosage methodology presented by Gomes (2002) and also have certain mechanical properties of concrete and it is concluded by the results, the use of a structural concrete self-compacting with Portland cement consumption can reduced. / Este trabalho apresenta uma análise sobre a elaboração de concretos autoadensáveis com baixo consumo de cimento Portland, e avalia algumas das suas propriedades no estado fresco e endurecido (propriedades mecânicas). A confecção de concretos com baixo consumo de cimento Portland parte do conceito de possibilitar maior sustentabilidade da indústria da construção civil baseada no concreto, como maior longevidade das jazidas de matérias-primas, redução da emissão de CO2 e no consumo de energia e menores custos de transportes. Proporciona diversas melhorias técnicas, como menor calor de hidratação, retração e fissuração. Fundamentado em conceitos de empacotamento e dispersão de partículas, escolha adequada dos materiais e uso de adições minerais e fíleres, obtiveram-se concretos com baixo consumo de cimento e alta resistência, com consumo relativo de materiais aglomerantes inferior a 5 kg/m³ para produzir 1 MPa de resistência à compressão. Esta pesquisa caracteriza-se como um modelo teórico-experimental, onde foram pesquisados métodos de empacotamento dos agregados e adições minerais, estudada a interação entre o aditivo superplastificante e os materiais cimentícios, buscando uma redução considerável do teor de cimento nas misturas de concretos autoadensáveis. Diante disso, utilizou-se a metodologia de dosagem apresentada por Gomes (2002) e também foram determinadas as propriedades mecânicas dos concretos e conclui-se, mediante aos resultados obtidos, que é possível o emprego de um concreto estrutural autoadensável com consumo de cimento Portland reduzido.

Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2018-03-20T17:11:47Z No. of bitstreams: 1 SebastiaoEmidioAlvesFilho_TESE.pdf: 1396937 bytes, checksum: 809a90c1177992fb8eec2bff66c2e006 (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2018-03-22T12:00:56Z (GMT) No. of bitstreams: 1 SebastiaoEmidioAlvesFilho_TESE.pdf: 1396937 bytes, checksum: 809a90c1177992fb8eec2bff66c2e006 (MD5) / Made available in DSpace on 2018-03-22T12:00:56Z (GMT). No. of bitstreams: 1 SebastiaoEmidioAlvesFilho_TESE.pdf: 1396937 bytes, checksum: 809a90c1177992fb8eec2bff66c2e006 (MD5) Previous issue date: 2017-12-01 / Um dos principais desafios da Computa??o Verde ? obter uma melhor rela??o entre a quantidade de trabalho realizada pela infraestrutura computacional e o gasto energ?tico para mant?-la, isto ?, uma melhor efici?ncia energ?tica. Este trabalho apresenta a arquitetura de um cluster computacional de baixo consumo energ?tico que ? capaz de ligar ou desligar, de forma din?mica e autom?tica, um determinado n?mero de m?quinas. A quantidade de m?quinas ligadas ? proporcional ? demanda de trabalho a cada momento, o que evita ligar equipamentos desnecessariamente e aumenta a efici?ncia do sistema. Para o seu desenvolvimento prop?e-se e discute-se um modelo te?rico que ? implementado atrav?s de um cluster composto por dispositivos Raspberry Pi chamado NPi-Cluster. Para atestar a efici?ncia do modelo proposto s?o mostrados resultados experimentais nos quais o cluster ? usado como um servidor web com balanceamento de carga. Os dados obtidos mostram que o NPi-Cluster tem um desempenho adequado quando comparado a outros servidores que rodam em arquiteturas tradicionais, mas com um consumo energ?tico menor. Um cluster com 7 m?quinas usando sua capacidade m?xima atende a mais de 450 requisi??es simult?neas numa taxa de cerca de 1000 transa??es por segundo. Para faz?-lo o cluster consome cerca de 15 Watts, o equivalente a uma l?mpada econ?mica ou um computador em modo suspenso que n?o realiza qualquer atividade. Quando a demanda ? baixa o consumo de energia com as m?quinas ? reduzido dinamicamente, chegando a menos de 2Watts. Al?m de ser capaz de lidar com cargas de trabalhos com boa qualidade de servi?o, o cluster tamb?m prov? alta disponibilidade evitando pontos ?nicos de falha. / One of the main challenges for the so-called Green Computing is to get a better relation between the amount of work performed by the computational infrastructure and the energy consumption to maintain it, providing better energy efficiency. This work presents the architecture of a computing cluster with low energy consumption that powers on or off a number of running machines automatically and dynamically. The quantity of enabled devices adjusts according to the actual processing demand, which avoids unnecessarily powered equipment and increases the overall system power efficiency. In order to carry out its development, a theoretical model is proposed, discussed, and implemented through the NPi-Cluster, a cluster composed of Raspberry Pi devices. To prove the proposed model feasibility, NPi-Cluster is used as a web server with load balancing. Data gathered shows that NPi-Cluster has adequate performance when compared to other web servers running on traditional server architectures, however with less power consumption. A 7-machine cluster running at maximum performance is able to handle more than 450 simultaneous requests, with about 1000 transactions per second. The power consumption required to do it is about 15 Watts, which is equivalent to a energy-saving light bulb or a computer in suspended mode that does not perform any task. When the requests demand is low, the power consumption is dynamically reduced until less than 2 Watts. Besides to being able to handle workloads with acceptable quality of service, the proposed cluster also provides high availability by avoiding single points of failure.

Este trabalho apresenta um estudo sobre a confecção de concretos estruturais com baixo consumo de cimento Portland e avalia algumas das suas propriedades no estado fresco e endurecido, tanto em termos mecânicos como de durabilidade. O uso de concretos de baixo consumo de cimento Portland tem por objetivo possibilitar maior sustentabilidade da indústria da construção baseada no concreto, como maior longevidade de jazidas, reduções na emissão de \'CO IND.2\' e no consumo de energia e menores custos de transporte. Possibilita também diversas melhorias técnicas, como menor retração, fissuração e calor de hidratação. Com base em conceitos de empacotamento e dispersão de partículas, uso de adições minerais e fílers e escolha adequada dos materiais, obtiveram-se concretos com baixo consumo de cimento e alta resistência, com consumo relativo de materiais aglomerantes inferior a 5 kg/\'M POT.3\' para produzir 1 MPa de resistência à compressão. Avaliaram-se diversos parâmetros relacionados à durabilidade destes concretos com base em ensaios de absorção de água por imersão, absorção de água por capilaridade, permeabilidade, abrasão, carbonatação e potencial de corrosão. Os resultados obtidos indicam que os concretos de baixo consumo de cimento obtidos podem ter durabilidade comparável ou até superior a concretos usualmente considerados como de bom desempenho. Observou-se que a durabilidade é dependente do tipo de cimento empregado e que deve ser avaliada especificamente com relação ao tipo de ação agressiva a que o concreto estará exposto. / This dissertation presents a study on the development of structural concrete with low Portland cement consumption and evaluates some of its fresh and hardened properties, in mechanical and durability terms. The use of low concrete Portland cement consumption is intended to enable greater sustainability of the construction industry based on concrete, as increased longevity of deposits, reductions in \'CO IND.2\' emissions and energy consumption and lower transportation costs. It also allows several technical improvements, such as reduced shrinkage, cracking and hydration heat. Based on particle packaging and dispersion, use of mineral additives and fillers and appropriate choice of material, concrete with low cement content and high strength was obtained, with relative consumption of binder materials below 5 kg/\'M POT.3\' to produce 1 MPa compressive strength. Various durability parameters were evaluated based on tests such water absorption by immersion, water absorption by capillarity, permeability, abrasion, corrosion potential and carbonation. The results indicate that the low cement consumption concretes may have achieved comparable or superior durability to concrete usually regarded as good performance. It was observed that the durability is dependent on the type of cement used and that durability should be assessed specifically with regard to the type of aggressive action that the concrete will be exposed.

Submitted by Divisão de Documentação/BC Biblioteca Central (ddbc@ufam.edu.br) on 2016-11-24T12:43:54Z No. of bitstreams: 1 Dissertação - Diego Q. Pinheiro.pdf: 1711679 bytes, checksum: e41a75f9b4c8239fe90ffde9746a3501 (MD5) / Approved for entry into archive by Divisão de Documentação/BC Biblioteca Central (ddbc@ufam.edu.br) on 2016-11-24T12:45:04Z (GMT) No. of bitstreams: 1 Dissertação - Diego Q. Pinheiro.pdf: 1711679 bytes, checksum: e41a75f9b4c8239fe90ffde9746a3501 (MD5) / Approved for entry into archive by Divisão de Documentação/BC Biblioteca Central (ddbc@ufam.edu.br) on 2016-11-24T12:45:23Z (GMT) No. of bitstreams: 1 Dissertação - Diego Q. Pinheiro.pdf: 1711679 bytes, checksum: e41a75f9b4c8239fe90ffde9746a3501 (MD5) / Made available in DSpace on 2016-11-24T12:45:23Z (GMT). No. of bitstreams: 1 Dissertação - Diego Q. Pinheiro.pdf: 1711679 bytes, checksum: e41a75f9b4c8239fe90ffde9746a3501 (MD5) Previous issue date: 2015-09-25 / CAPES - Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / Performance and energy consumption are directly related. To increase performance, the number of instructions per second to be executed must also be increased, in other words, processor frequency must be changed. The higher this value is, higher energy consumption also has to be. Likewise, by decreasing the number of instructions to be executed, energy consumption and performance are also reduced. So, exploring performance and energy relation is the key idea behind Dynamic Voltage and Frequency Scaling – DVFS, technique. Applying DVFS in real time systems is not a trivial task. These system’s tasks are bounded to timing constraints in such a way that, if decreasing performance does not guarantee constraints, the system may totally fail. Thus, this work aims to gather two DVFS approaches in real time systems: intra and inter-tasks. The intra-task analyzes execution flow of a task and identify where the new instructions can be inserted to change supply voltage and frequency when the worst case path is not followed. On the other hand, the inter-task approach analyzes how long a task will wait due to interferences (e.g. preemption, shared resources), verifies system schedulability and defines a set of initial optimum frequencies in multi-task environment. The result is a new code with the same functionality as the original one, however with instructions to change voltage and frequency when taking into account a task interferences. Moreover, the experimental results show not only energy consumption was reduced, but also timing constraints were satisfied. / Desempenho e consumo de energia são variáveis diretamente proporcionais. Para aumentar o desempenho, é necessário também aumentar o número de instruções por segundo a serem executadas, ou seja, alterar a frequência do processador. Quanto maior for este valor, também será o consumo de energia. Do mesmo modo, reduzir o consumo de energia implica diminuir o número de instruções a serem executadas e, logo, o desempenho. Explorar a relação entre desempenho e consumo de energia é a ideia base da técnica de escalonamento dinâmico de tensão e frequência DVFS (do inglês Dynamic Voltage and Frequency Scaling). Em sistemas de tempo real críticos, aplicar a técnica DVFS não é uma tarefa trivial. Estes sistemas associam a execução de uma tarefa a um limite temporal, de modo que, se este valor não for respeitado, devido à redução do desempenho, falhas graves podem ocorrer ao sistema. Assim, esta dissertação tem como objetivo unir duas abordagens da técnica DVFS em sistemas de tempo real críticos: uma intra e outra inter-tarefas. A abordagem intra-tarefa procura analisar o fluxo de execução de uma tarefa e identificar pontos onde é possível inserir instruções para troca de frequência e tensão, quando a execução de uma tarefa se distanciar do pior caso. Já a abordagem inter-tarefas, é responsável por: analisar o tempo de espera na execução de uma tarefa devido às interferências (preempções, compartilhamento de recursos), verificar a escalonabilidade do sistema e determinar um conjunto de frequências iniciais ótimas em ambientes de múltiplas tarefas. O resultado deste estudo é a geração de um novo código com funcionalidade igual ao de entrada, porém com instruções de troca de frequência e tensão, consideradas as interferências que uma tarefa possa sofrer. Além disso, resultados experimentais mostram como não só foi possível reduzir o consumo de energia, mas também respeitar os limites temporais das tarefas em questão.

Este trabalho descreve o projeto de um modulador Analógico-Digital (A/D) Sigma-Delta de 16 bits (98 dB de SNR) de baixo consumo em tecnologia CMOS para a aquisição de sinais de áudio. Para projetar o modulador foi utilizada a metodologia top down, a qual consiste em projetar desde o nível de sistema até os blocos básicos em nível de transistores. O sistema foi analizado e projetado utilizando equacões e modelos comportamentais para obter as especificações de cada bloco do modulador. Considerando um baixo consumo de potência foi escolhida a topologia CIFF (do inglês Chain of Integrator with FeedForward) de terceira ordem e quatro bits implementado com capacitores chaveados. O modulador projetado é composto por três integradores chaveados, um somador analógico, um weigthed DAC e um quantizador de quatro bits. A técnica de Chopper é incluida no modulador para diminuir o ruído Flicker na entrada do modulador. Os blocos de maior consumo dentro do modulador são as OTAs. Por esta razão eles são projetados utilizando a metodologia gm/ID reduzindo assim o consumo de potência. O projeto foi realizado na tecnologia IBM 0,18 \'mü\'m sendo utilizado o simulador spectre do Cadence. O modulador Sigma-Delta atinge um SNR de 98 dB para uma banda de 20 kHz e um consumo de potência de 2,4 mW para uma fonte de alimentação de 1,8 V. / This work describes the design of a 16 bits low power Sigma-Delta modulator (98 dB SNR) in a CMOS technology for the acquisition of audio signals. To design the modulator it was used the top-down methodology, which consists on the design from system level to the transistor-level basic blocks. The system was analyzed and designed using behavioral models and equations to obtain the specifications of each block of the modulator. Considering a low power consumption it was chosen a third-order four bits CIFF topology (Chain Integrator with feedforward) implemented with switched capacitors. The modulator is composed by three integrators, one analog adder, one weigthed DAC and one four bit quantizer. The Chopper technique is included in the modulator to reduce the Flicker noise at the input of the modulator. The blocks of higher consumption within the modulator are the OTAs. Hence, they was designed using the methodology gm/ID to reduce power consumption. It was designed on the 0.18 \'mü\'m IBM technology and using the Cadence Spectre simulator. The Sigma-Delta modulator achieves a SNR of 98 dB for a bandwidth of 20 kHz and a power consumption of 2.4 mW with a 1.8 V power supply.

Submitted by Johnny Rodrigues (johnnyrodrigues@ufcg.edu.br) on 2017-09-13T17:59:11Z No. of bitstreams: 1 Utilizacao de Aritmetica Bit-serial para Reducao de Consumo de Energia-Roberto Medeiros de Faria.pdf: 1661698 bytes, checksum: c7ef8816ca92eeeed7c8d271bc93933a (MD5) / Made available in DSpace on 2017-09-13T17:59:11Z (GMT). No. of bitstreams: 1 Utilizacao de Aritmetica Bit-serial para Reducao de Consumo de Energia-Roberto Medeiros de Faria.pdf: 1661698 bytes, checksum: c7ef8816ca92eeeed7c8d271bc93933a (MD5) Previous issue date: 2014-12 / Hoje, uma das maiores preocupações, senão a maior, da indústria de semicondutores é o desenvolvimento de chips com baixo consumo de energia. Existem vários fenômenos físicos causadores de consumo de energia em circuitos CMOS e várias técnicas que reduzem o consumo de energia de um chip. O objetivo principal desta pesquisa de mestrado foi investigar o quanto o consumo de energia estática em circuitos CMOS pode ser reduzido por meio do emprego de aritmética bit-serial em substituição à aritmética bit-paralela. A pesquisa está focada em circuitos construídos a partir de standard cells (células padrão), com aplicação em processamento de sinais, e para os quais o principal requisito não é o alto desempenho computacional, mas o baixo consumo de energia. A metodologia foi aplicada em um estudo de caso, utilizando-se para isto, simulações com o IP core SPVR. O SPVR é um verificador de identidade vocal implementado em um circuito dedicado capaz de ter desempenho suficiente para funcionar em tempo real, mesmo empregando um sinal de clock lento. Foi constatado na pesquisa, que o uso de aritmética bit-serial, em termos de diminuição de consumo estático, é vantajoso para somadores e circuitos de pequena complexidade. Porém, para sistemas de maior complexidade, esta substituição só é vantajosa em situações específicas de grande número de operações aritméticas e baixo uso de armazenamento em registradores paralelos. No caso inverso, as vantagens se perdem, porque embora haja diminuição de consumo estático, há um crescimento muito grande de consumo dinâmico. / Today, one of the biggest concerns, if not the largest, for the semiconductor industry is the development of chips with low power consumption. There are several physical phenomena that cause power consumption in CMOS circuits and various techniques that reduce the energy consumption of a chip. The main objective of this masters research was to investigate how the static power consumption in CMOS circuits can be reduced through the use of bit-serial arithmetic in place of bit-parallel arithmetic. The research is focused on circuits built from standard cells, with application to signal processing, and for which the main requirement is not the high computing performance, but the low power consumption. The methodology was applied in a case study, using for this, simulations with the SPVR IP core. The SPVR is a vocal identity checker implemented in a dedicated circuit able to have enough performance to run in real time, even employing a slow clock signal. It has been found in research that the use of bit-serial arithmetic, in terms of reduction of static consumption, is advantageous to adders and small circuit complexity. However, for more complex systems, this substitution is only advantageous in specific situations of large number of arithmetic operations and low storage usage in parallel registers. In the reverse case, the advantages are lost, because although there are static consumption decrease, there is a very large dynamic consumption growth.

[pt] Diante dos constantes avanços da tecnologia os dispositivos eletrônicos vêm passando por um processo de miniaturização, ao mesmo tempo em que sustentam um aumento de potência. Essa tendência se mostra um desafio para seu gerenciamento térmico, uma vez que os sistemas de resfriamento típicos para eletrônicos utilizam ar como fluido de trabalho, e o seu baixo coeficiente de transferência de calor limita sua capacidade de atender às necessidades térmicas da indústria atual. Nesse sentido, o resfriamento bifásico tem sido considerado uma solução promissora para fornecer resfriamento adequado para dispositivos eletrônicos. Circuitos de termossifão bifásico combinam a tecnologia de resfriamento bifásico com sua inerente natureza passiva, já que o sistema não requer uma bomba para fornecer circulação para seu fluido de trabalho, graças às forças da gravidade e de empuxo. Um dissipador de calor de microcanais, localizado bem em cima do dispositivo eletrônico, dissipa o calor gerado. Isto o torna uma solução de baixo custo e energia. Além disso, ter um circuito de termossifão operando com um refrigerante de baixo GWP, como o R-1234yf, resulta em baixo impacto para o meio ambiente, uma vez que é um refrigerante ecologicamente correto e o sistema tem baixo ou nenhum consumo de energia. Este trabalho fornece um modelo numérico detalhado para a simulação de um circuito de termossifão bifásico, operando em condições de regime permanente. O circuito compreende um evaporador (chip e dissipador de calor de micro-aletas), um riser, um condensador refrigerado a água de tubo duplo e um downcomer. Equações fundamentais e constitutivas foram estabelecidas para cada componente. Um método numérico de diferenças finitas, 1-D para o escoamento do fluido por todos os componentes do sistema, e 2-D para a condução de calor no chip e evaporador foi empregado. O modelo foi validado com dados experimentais para o refrigerante R134a, mostrando uma discrepância em relação ao fluxo de massa em torno de 6 por cento, para quando o sistema operava sob regime dominado pela gravidade. A pressão de entrada do evaporador prevista apresentou um erro relativo máximo de 4,8 por cento quando comparada aos resultados experimentais. Além disso, a maior discrepância da temperatura do chip foi inferior a 1 grau C. Simulações foram realizadas para apresentar uma comparação de desempenho entre o R134a e seu substituto ecologicamente correto, R1234yf. Os resultados mostraram que quando o sistema operava com R134a, ele trabalhava com uma pressão de entrada no evaporador mais alta, assim como, com um fluxo de massa mais alto. Por causa disso, o R134a foi capaz de manter a temperatura do chip mais baixa do que o R1234yf. No entanto, essa diferença na temperatura do chip foi levemente inferior a 1 grau C, mostrando o R1234yf como comparável em desempenho ao R134a. Além disso, o fator de segurança da operação do sistema foi avaliado para ambos os refrigerantes, e para um fluxo de calor máximo do chip de 33,1 W/cm2, R1234yf mostrou um fator de segurança acima de 3. Isso significa que o circuito de termossifão pode operar com segurança abaixo do ponto crítico de fluxo de calor. Dada a investigação sobre a comparação de desempenho dos refrigerantes R134a e R1234yf, os resultados apontaram o R1234yf como um excelente substituto ecologicamente correto para o R134a, para operação em um circuito de termossifão bifásico. / [en] Given the constant advances in technology, electronic devices have been going through a process of miniaturization while sustaining an increase in power. This trend proves to be a challenge for thermal management since commonly electronic cooling systems are air-based, so that the low heat transfer coefficient of air limits its capacity to keep up with the thermal needs of today s industry. In this respect, two-phase cooling has been regarded as a promising solution to provide adequate cooling for electronic devices. Two-phase thermosyphon loops combine the technology of two-phase cooling with its inherent passive nature, as the system does not require a pump to provide circulation for its working fluid, thanks to gravity and buoyancy forces. A micro-channel heat sink located right on top of the electronic device dissipates the heat generated. This makes for an energy and cost-efficient solution. Moreover, having a thermosyphon loop operating with a low GWP refrigerant such as R-1234yf results in low impact for the environment since it is an environmentally friendly refrigerant, and the system has low to none energy consumption. This work provides a detailed numerical model for the simulation of a two-phase thermosyphon loop operating under steady-state conditions. The loop comprises an evaporator (chip and micro-fin heat sink), a riser, a tube-in-tube water-cooled condenser and a downcomer. Fundamental and constitutive equations were established for each component. A finite-difference method, 1-D for the flow throughout the thermoysphon s components and 2-D for the heat conduction in the evaporator and chip, was employed. The model was validated against experimental data for refrigerant R134a, showing a mass flux discrepancy of around 6 percent for when the system operated under gravity dominant regime. The predicted evaporator inlet pressure showed a maximum relative error of 4.8 percent when compared to the experimental results. Also, the chip temperature s largest discrepancy was lower than 1 C degree. Simulations were performed to present a performance comparison between R134a and its environmentally friendly substitute, R1234yf. Results showed that when the system operated with R134a, it yielded a higher evaporator inlet pressure as well as a higher mass flux. Because of that, R134a was able to keep the chip temperature lower than R1234yf. Yet, that difference in chip temperature was slightly lower than 1 C degree, showing R1234yf as comparable in performance to R134a. In addition, the safety factor of the system s operation was evaluated for both refrigerants, and for a maximum chip heat flux of 33.1 W/cm2, R1234yf showed a safety factor above 3. This means the thermosyphon loop can operate safely under the critical heat flux. Given the investigation on the performance comparison of refrigerants R134a and R1234yf, results pointed to R1234yf being a great environmentally friendly substitute for R134a for the two-phase thermosyphon loop.

Les systèmes de communication mobiles permettent l’utilisation de l’information en environnements complexes grâce à des dispositifs portables qui ont comme principale restriction la durée de leurs batteries. Des nombreux efforts se sont focalisés sur la réduction de la consommation d’énergie des circuits électroniques de ces systèmes, une fois que le développent des technologies des batteries ne avance pas au rythme nécessaire. En outre, les systèmes RF sont généralement conçus pour fonctionner de manière fixe, spécifiés pour le pire cas du lien de communication. Toutefois, ce scénario peut se produire dans une petite partie du temps, entraînant ainsi en perte d’énergie dans le reste du temps. La recherche des circuits RF adaptatifs, pour adapter le niveau du signal d'entrée pour réduire la consommation d'énergie est donc d'un grand intérêt et de l'importance. Dans la chaîne de réception radiofréquence, l'amplificateur à faible bruit (LNA) se montre un composant essentiel, autant pour les performances de la chaîne que pour la consommation d'énergie. Au cours des dernières décennies, des techniques pour la conception de LNAs reconfigurables ont été proposées et mises en oeuvre. Cependant, la plupart d'entre elles s’applique seulement au contrôle du gain, sans exploiter Le réglage de la linéarité et du bruit envisageant l'économie d'énergie. De plus,ces circuits occupent une grande surface de silicium, ce qui entraîne un coût élevé, ou NE correspondent pas aux nouvelles technologies CMOS à faible coût. L'objectif de cette étude est de démontrer la faisabilité et les avantages de l'utilisation d'un LNA reconfigurable numériquement dans une chaîne de réception radiofréquence, du point de vue de la consommation d'énergie et de coût de fabrication. / Mobile communication systems allow exploring information in complex environments by means of portable devices, whose main restriction is battery life. Once battery development does not follow market expectations, several efforts have been made in order to reduce energy consumption of those systems. Furthermore, radio-frequency systems are generally designed to operate as fixed circuits, specified for RF link worst-case scenario. However, this scenario may occur in a small amount of time, leading to energy waste in the remaining periods. The research of adaptive radio-frequency circuits and systems, which can configure themselves in response to input signal level in order to reduce power consumption, is of interest and importance. In a RF receiver chain, Low Noise Amplifier (LNA) stand as critical elements, both on the chain performance or power consumption. In the past some techniques for reconfigurable LNA design were proposed and applied. Nevertheless, the majority of them are applied to gain control, ignoring the possibility of linearity and noise figure adjustment, in order to save power. In addition, those circuits consume great area, resulting in high production costs, or they do not scale well with CMOS. The goal of this work is demonstrate the feasibility and advantages in using a digitally controlled LNA in a receiver chain in order to save area and power. / Os sistemas de comunicação móveis permitem a exploração da informação em ambientes complexos através dos dispositivos portáteis que possuem como principal restrição a duração de suas baterias. Como o desenvolvimento da tecnologia de baterias não ocorre na velocidade esperada pelo mercado, muitos esforços se voltam à redução do consumo de energia dos circuitos eletrônicos destes sistemas. Além disso, os sistemas de radiofrequência são em geral projetados para funcionarem de forma fixa, especificados para o cenário de pior caso do link de comunicação. No entanto, este cenário pode ocorrer em uma pequena porção de tempo, resultando assim no restante do tempo em desperdício de energia. A investigação de sistemas e circuitos de radiofrequência adaptativos, que se ajustem ao nível de sinal de entrada a fim de reduzir o consumo de energia é assim de grande interesse e importância. Dentro de cadeia de recepção de radiofrequência, os Amplificadores de Baixo Ruído (LNA) se destacam como elementos críticos, tanto para o desempenho da cadeia como para o consumo de potência. No passado algumas técnicas para o projeto de LNA reconfiguráveis foram propostas e aplicadas. Contudo, a maioria delas só se aplica ao controle do ganho, deixando de explorar o ajuste da linearidade e da figura de ruído com fins de economia de energia. Além disso, estes circuitos ocupam grande área de silício, resultando em alto custo, ou então não se adaptam as novas tecnologias CMOS de baixo custo. O objetivo deste trabalho é demonstrar a viabilidade e as vantagens do uso de um LNA digitalmente configurável em uma cadeia de recepção de radiofrequência do ponto de vista de custo e consumo de potência.