Neste trabalho iniciou-se os estudos com transistores de tunelamento por efeito de campo (TFET) de silício (Si) em estruturas de nanofios (NW-TFET), analisando o efeito da redução do diâmetro dos nanofios, de 167 nm até 15 nm, através de analises baseadas em medidas experimentais e simulações numéricas. Para diâmetros maiores que 30 nm, os dispositivos são pouco influenciados pela redução do diâmetro. Para diâmetros menores que 30 nm, ao diminui-los, o tunelamento entre bandas (BTBT) passa a ser o mecanismo dominante, aumentando a corrente de dreno normalizada. Reduzindo o diâmetro em baixa condução, a maior parte da junção passa a ser dominada por BTBT, aumentando a eficiência devido ao melhor acoplamento eletrostático, reduzindo a inclinação de sublimiar (SS). A análise em diferentes temperaturas (de 10 K a 423 K) destes TFETs de estruturas de nanofios mostrou que o aumento da temperatura aumentou tanto a corrente de estado ligado (ION) quanto a de estado desligado (IOFF), sendo que o aumento de IOFF é responsável pela degradação da eficiência em baixa condução. Para melhorar o desempenho dos dispositivos TFET de Si, que possuem baixa corrente, foram utilizados dispositivos experimentais com fontes de Germânio (Ge) e de uma liga de Si e Ge (Si0,73Ge0,27). O aumento da concentração de Ge na fonte reduz a largura da banda proibida (EG), resultando em um aumento da corrente de BTBT nos dispositivos. Esse aumento da corrente de BTBT também aumenta a transcondutância (gm) e o ganho intrínseco de tensão (AV). Para melhorar ainda mais o desempenho dos TFETs, foram estudados novos dispositivos fabricado com Arseneto de Indio-Galio (InXGa1-XAs), com leiaute em anel, com comprimento de canal de 5 µm e largura de canal de 400 µm, utilizando dispositivos experimentais e simulados. O uso desse material gera um grande aumento de ION devido ao aumento considerável de BTBT, alcançando valores de SS próximos a 60mV/dec, valor muito menor que 200mV/dec obtido nos dispositivos de Si. Os dispositivos com InXGa1-XAs apresentaram alto AV (~50 dB) mesmo em baixas polarizações, sendo promissores em aplicações de baixa tensão e baixa potência. Aumento da concentração de In (In0,7Ga0,3As) reduz EG, aumentando BTBT. O aumento de BTBT aumenta gm, porém, aumenta também a condutância de saída (gD), aumentando AV para alto VGS e reduzindo para baixos VGS. A redução da espessura de HfO2, de 3nm para 2nm, resultou em melhoria em todos os dispositivos devido ao melhor acoplamento eletrostático, onde o dispositivo de In0,53Ga0,47As apresentou um SS de 56mV/dec. A temperatura influencia mais gD que gm, aumentando AV em baixas temperaturas. O uso de fonte gasosa na difusão de Zinco (Zn), no lugar de fonte sólida, resultou em uma junção mais abrupta, aumentando ION e melhorando SS. Pode-se obter um dispositivo otimizado utilizando In0,7Ga0,3As utilizando difusão de Zn na fonte por fase gasosa, para dispositivos que vão atuar em aplicações digitais, ou utilizando difusão de Zn na fonte por fonte sólida, para dispositivos que vão atuar em aplicações analógicas, ambos à 520ºC por 1 minuto, utilizando 2 nm de HfO2 na porta. / In this work, initially it was studied Silicon (Si) n type tunnel field effects transistors (TFET) in nanowire structures (NW-TFET), analyzing the diameter reduction effect of the nanowires, from 167 nm to 15 nm, using experimental measurements and numerical simulations. For diameters higher than 30 nm, the devices are less influenced by the diameter reduction. For diameters lower than 30 nm, decreasing the diameter, band-to-band tunneling (BTBT) start to become the dominant mechanism, increasing the normalized drain current. Reducing the diameter, in low conduction, the most of the junction becomes dominated by BTBT, increasing the transistor efficiency due to the better electrostatic coupling, reducing the subthreshold swing (SS). The analysis of this nTFETs at different temperatures (from 10 K to 423 K) showed that at high temperatures both the on and the off state current (ION and IOFF) of these NW-TFETs have raised, degrading SS, and consequently the efficiency at low conduction. In order to improve ION, which is very low in pure Si nTFETs, experimental devices using source made by Ge and Si0.73Ge0.27 was studied. The increase of the Ge concentration in the source reduces the bandgap results in higher BTBT current. This high BTBT current also lead the transconductance (gm) and the intrinsic voltage gain (AV) to increase. To further improve the TFETs performance, new devices made of InGaAs with ring layout, with channel length of 5 µm and channel width of 400 µm was studied, using experimental and simulated data. The use of InGaAs generates a large increase of ION due to its low bandgap, enabling to reach values of SS near 60 mV/dec, much steeper than the 200mV/dec obtained on Si nTFETs. These InGaAs nTFETs have presented high AV (~50 dB), even at low bias, being promising devices in low power low voltage applications. When increasing the In concentration in the InXGa1-XAs TFET the bandgap is reduced, improving the BTBT current. The BTBT raise leads both gm and the output conductance (gD) to increase, improving AV for high VGS bias and degrading it at low VGS bias. The reduction of the HfO2 thickness, from 3 nm to 2 nm, have resulted in improvement all devices due to the better electrostatic coupling, where the In0.53Ga0.47As device have presented SS of 56mV/dec. As the temperature have more influence in gD than gm, AV is improved at low temperatures. The use of gas phase Zn diffusion at the source doping, instead of solid source Zn diffusion, have increased ION and improved SS. The possibly reason to this behavior is the higher abruptness of the source/channel junction when using gas phase Zn diffusion. An optimized device can be obtained using a device with In0,7Ga0,3As with the source diffusion made by gas phase, for devices to be used in digital applications, or with the source diffusion made by solid source, for devices to be used in analog applications. Both diffusion process made at 520 ºC, using 2 nm of HfO2 in the gate stack.

Neste trabalho iniciou-se os estudos com transistores de tunelamento por efeito de campo (TFET) de silício (Si) em estruturas de nanofios (NW-TFET), analisando o efeito da redução do diâmetro dos nanofios, de 167 nm até 15 nm, através de analises baseadas em medidas experimentais e simulações numéricas. Para diâmetros maiores que 30 nm, os dispositivos são pouco influenciados pela redução do diâmetro. Para diâmetros menores que 30 nm, ao diminui-los, o tunelamento entre bandas (BTBT) passa a ser o mecanismo dominante, aumentando a corrente de dreno normalizada. Reduzindo o diâmetro em baixa condução, a maior parte da junção passa a ser dominada por BTBT, aumentando a eficiência devido ao melhor acoplamento eletrostático, reduzindo a inclinação de sublimiar (SS). A análise em diferentes temperaturas (de 10 K a 423 K) destes TFETs de estruturas de nanofios mostrou que o aumento da temperatura aumentou tanto a corrente de estado ligado (ION) quanto a de estado desligado (IOFF), sendo que o aumento de IOFF é responsável pela degradação da eficiência em baixa condução. Para melhorar o desempenho dos dispositivos TFET de Si, que possuem baixa corrente, foram utilizados dispositivos experimentais com fontes de Germânio (Ge) e de uma liga de Si e Ge (Si0,73Ge0,27). O aumento da concentração de Ge na fonte reduz a largura da banda proibida (EG), resultando em um aumento da corrente de BTBT nos dispositivos. Esse aumento da corrente de BTBT também aumenta a transcondutância (gm) e o ganho intrínseco de tensão (AV). Para melhorar ainda mais o desempenho dos TFETs, foram estudados novos dispositivos fabricado com Arseneto de Indio-Galio (InXGa1-XAs), com leiaute em anel, com comprimento de canal de 5 µm e largura de canal de 400 µm, utilizando dispositivos experimentais e simulados. O uso desse material gera um grande aumento de ION devido ao aumento considerável de BTBT, alcançando valores de SS próximos a 60mV/dec, valor muito menor que 200mV/dec obtido nos dispositivos de Si. Os dispositivos com InXGa1-XAs apresentaram alto AV (~50 dB) mesmo em baixas polarizações, sendo promissores em aplicações de baixa tensão e baixa potência. Aumento da concentração de In (In0,7Ga0,3As) reduz EG, aumentando BTBT. O aumento de BTBT aumenta gm, porém, aumenta também a condutância de saída (gD), aumentando AV para alto VGS e reduzindo para baixos VGS. A redução da espessura de HfO2, de 3nm para 2nm, resultou em melhoria em todos os dispositivos devido ao melhor acoplamento eletrostático, onde o dispositivo de In0,53Ga0,47As apresentou um SS de 56mV/dec. A temperatura influencia mais gD que gm, aumentando AV em baixas temperaturas. O uso de fonte gasosa na difusão de Zinco (Zn), no lugar de fonte sólida, resultou em uma junção mais abrupta, aumentando ION e melhorando SS. Pode-se obter um dispositivo otimizado utilizando In0,7Ga0,3As utilizando difusão de Zn na fonte por fase gasosa, para dispositivos que vão atuar em aplicações digitais, ou utilizando difusão de Zn na fonte por fonte sólida, para dispositivos que vão atuar em aplicações analógicas, ambos à 520ºC por 1 minuto, utilizando 2 nm de HfO2 na porta. / In this work, initially it was studied Silicon (Si) n type tunnel field effects transistors (TFET) in nanowire structures (NW-TFET), analyzing the diameter reduction effect of the nanowires, from 167 nm to 15 nm, using experimental measurements and numerical simulations. For diameters higher than 30 nm, the devices are less influenced by the diameter reduction. For diameters lower than 30 nm, decreasing the diameter, band-to-band tunneling (BTBT) start to become the dominant mechanism, increasing the normalized drain current. Reducing the diameter, in low conduction, the most of the junction becomes dominated by BTBT, increasing the transistor efficiency due to the better electrostatic coupling, reducing the subthreshold swing (SS). The analysis of this nTFETs at different temperatures (from 10 K to 423 K) showed that at high temperatures both the on and the off state current (ION and IOFF) of these NW-TFETs have raised, degrading SS, and consequently the efficiency at low conduction. In order to improve ION, which is very low in pure Si nTFETs, experimental devices using source made by Ge and Si0.73Ge0.27 was studied. The increase of the Ge concentration in the source reduces the bandgap results in higher BTBT current. This high BTBT current also lead the transconductance (gm) and the intrinsic voltage gain (AV) to increase. To further improve the TFETs performance, new devices made of InGaAs with ring layout, with channel length of 5 µm and channel width of 400 µm was studied, using experimental and simulated data. The use of InGaAs generates a large increase of ION due to its low bandgap, enabling to reach values of SS near 60 mV/dec, much steeper than the 200mV/dec obtained on Si nTFETs. These InGaAs nTFETs have presented high AV (~50 dB), even at low bias, being promising devices in low power low voltage applications. When increasing the In concentration in the InXGa1-XAs TFET the bandgap is reduced, improving the BTBT current. The BTBT raise leads both gm and the output conductance (gD) to increase, improving AV for high VGS bias and degrading it at low VGS bias. The reduction of the HfO2 thickness, from 3 nm to 2 nm, have resulted in improvement all devices due to the better electrostatic coupling, where the In0.53Ga0.47As device have presented SS of 56mV/dec. As the temperature have more influence in gD than gm, AV is improved at low temperatures. The use of gas phase Zn diffusion at the source doping, instead of solid source Zn diffusion, have increased ION and improved SS. The possibly reason to this behavior is the higher abruptness of the source/channel junction when using gas phase Zn diffusion. An optimized device can be obtained using a device with In0,7Ga0,3As with the source diffusion made by gas phase, for devices to be used in digital applications, or with the source diffusion made by solid source, for devices to be used in analog applications. Both diffusion process made at 520 ºC, using 2 nm of HfO2 in the gate stack.

Esse trabalho de mestrado teve como estudo o transistor Túnel-FET (TFET) fabricado em estrutura de nanofio de silício. Este estudo foi feito de forma teórica (simulação numérica) e experimental. Foram estudadas as principais características digitais e analógicas do dispositivo e seu potencial para uso em circuitos integrados avançados para a próxima década. A análise foi feita através da extração experimental e estudo dos principais parâmetros do dispositivo, tais como inclinação de sublimiar, transcondutância (gm), condutância de saída (gd), ganho intrínseco de tensão (AV) e eficiência do transistor. As medidas experimentais foram comparadas com os resultados obtidos pela simulação. Através do uso de diferentes parâmetros de ajuste e modelos de simulação, justificou-se o comportamento do dispositivo observado experimentalmente. Durante a execução deste trabalho estudou-se a influência da escolha do material de fonte no desempenho do dispositivo, bem como o impacto do diâmetro do nanofio nos principais parâmetros analógicos do transistor. Os dispositivos compostos por fonte de SiGe apresentaram valores maiores de gm e gd do que aqueles compostos por fonte de silício. A diferença percentual entre os valores de transcondutância para os diferentes materiais de fonte variou de 43% a 96%, sendo dependente do método utilizado para comparação, e a diferença percentual entre os valores de condutância de saída variou de 38% a 91%. Observou-se também uma degradação no valor de AV com a redução do diâmetro do nanofio. O ganho calculado a partir das medidas experimentais para o dispositivo com diâmetro de 50 nm é aproximadamente 45% menor do que o correspondente ao diâmetro de 110 nm. Adicionalmente estudou-se o impacto do diâmetro considerando diferentes polarizações de porta (VG) e concluiu-se que os TFETs apresentam melhor desempenho para baixos valores de VG (houve uma redução de aproximadamente 88% no valor de AV com o aumento da tensão de porta de 1,25 V para 1,9 V). A sobreposição entre porta e fonte e o perfil de dopantes na junção de tunelamento também foram analisados a fim de compreender qual combinação dessas características resultariam em um melhor desempenho do dispositivo. Observou-se que os melhores resultados estavam associados a um alinhamento entre o eletrodo de porta e a junção entre fonte e canal e a um perfil abrupto de dopantes na junção. Por fim comparou-se a tecnologia MOS com o TFET, obtendo-se como resultado um maior valor de AV (maior do que 40 dB) para o TFET. / This Master thesis focused in the study of the NW-TFET. The study was performed either by simulation as by experimental measurements. The main digital and analog characteristics of the device and its potential for use in advanced integrated circuits for the next decade were studied. The analysis was performed by extracting and studying the devices main parameters, such as subthreshold swing, transconductance (gm), output conductance (gd), intrinsic voltage gain (AV) and transistor efficiency. The experimental measurements were compared with the results obtained by simulation. Utilizing different simulation fitting parameters and models, the device behavior (observed in the experimental measurements) was understood and explained. During the execution of this work, either the influence of the source material on the device performance, as the impact of the nanowire diameter on the transistor main analog parameters, were studied. The devices with SiGe source presented higher values of gm and gd than those with silicon source. The percentual difference among the values of transconductance for the different source materials varied from 43% to 96%, being dependent on the method utilized for the comparison, and the percentual difference among the values of output conductance varied from 38% to 91%. A degradation of AV was also observed with the nanowire diameter reduction. The gain calculated from the experimental measurements for the device with 50 nm of diameter is approximately 57% lower than the gain corresponding to the diameter of 110 nm. Furthermore, the impact of the diameter considering different gate biases (VG) was analysed. It was concluded that TFETs show improved performance for lower values of VG (a reduction of approximately 88% of AV was observed for an increase of the gate voltage from 1.25 V to 1.9 V). The gate/source overlap length and the dopant profile at the tunneling junction were also analyzed in order to understand which combination of this features would result in a better performance of the device. It was observed that the best results were related to an alignment between the gate electrode and the source/channel junction and to an abrupt dopant profile at the junction. Finally, the MOS technology was compared with TFET, resulting in a higher AV (higher than 40 dB) for the TFET.

Este trabalho apresenta o estudo de transistores de tunelamento controlados por efeito de campo, denominados TFETs. Foram realizadas análises com base em explicações teóricas, simulações numéricas e medidas experimentais para demonstrar a viabilidade do uso desta tecnologia em blocos de circuitos fundamentais, atuando como alternativa para permitir o contínuo escalamento de dispositivos. A motivação para o uso de transistores com corrente principal resultante do tunelamento de banda para banda consiste na proposta de superar o limite físico de inclinação de sublimiar da tecnologia CMOS convencional de 60 mV/década sob temperatura ambiente. Afinal, esta limitação impede a redução na tensão de alimentação de circuitos e, consequentemente, apresenta crescentes problemas quanto à dissipação de potência. Com este objetivo, foram realizadas simulações numéricas de diversas geometrias alternativas visando atenuar as características indesejáveis dos TFETs, como a corrente ambipolar e a relativamente baixa relação ION/IOFF. Inicialmente foram definidos os modelos necessários para representar adequadamente os fenômenos relevantes sob variação de temperatura e é definida uma estrutura capaz de minimizar os efeitos da ambipolaridade. Posteriormente, medidas experimentais foram utilizadas para calibrar as simulações e estudar o efeito da temperatura e do dimensionamento no funcionamento de dispositivos desta tecnologia. Comparando resultados práticos e simulados, nota-se como uma redução no comprimento de porta, com a consequente inserção de uma subposição (underlap) em relação à junção canal/dreno, e uma diminuição na temperatura permitem a obtenção de valores promissores de inclinação de sublimiar e de relação ION/IOFF. Com base nestes resultados individuais, foram projetados circuitos básicos de aplicações analógicas, notadamente espelho de corrente e par diferencial, para a avaliação da viabilidade de duas diferentes estruturas de transistores de tunelamento. Foram realizadas medidas experimentais e simulações numéricas de ambos os circuitos com variações nas condições de polarização, na situação de descasamento entre os dispositivos e na temperatura de operação. O impacto em parâmetros fundamentais dos circuitos estudados, como a tensão de conformidade, a razão de espelhamento de corrente e o ganho de tensão diferencial, foi comparado para estruturas de tunelamento pontual (Point TFET), de tunelamento em linha (Line TFET) e de FinFETs. Em relação aos circuitos de espelhos de corrente, observou-se alta tensão de conformidade e baixa dependência com a temperatura para os circuitos com transistores de tunelamento. O Point TFET ainda apresentava a vantagem adicional da baixa susceptibilidade ao descasamento do comprimento de canal, porém com a desvantagem da baixa magnitude da corrente de referência quando comparado ao espelho com Line TFETs ou FinFETs. Já no caso de pares diferenciais, a maior tensão de conformidade foi obtida com FinFETs, enquanto os transistores de tunelamento apresentaram em comum a não degradação do ganho com a temperatura. Novamente o circuito com Point TFETs apresentou melhor resultado quando houve descasamento, enquanto que as outras duas tecnologias foram superiores quando ao ganho de tensão diferencial. Dessa forma, foram propostas equações generalizadas para os parâmetros fundamentais de ambos os circuitos para as 3 tecnologias. De modo geral, foi possível validar, portanto, a viabilidade de transistores de tunelamento para a obtenção de dispositivos com bons parâmetros individuais e com bons impactos em circuitos analógicos fundamentais, reforçando a importância desta promissora tecnologia. / This works presents the study of tunneling field effect transistors, namely TFETs. Analyses have been performed based on theoretical explanations, numerical simulations and experimental data in order to show this technology suitability as part of basic circuit blocks, being an important alternative for the continuous devices scaling. The basic idea of making use of band-to-band tunneling as the main current component comes from the possibility of reaching sub-60 mV/decade subthreshold slopes at room temperature, differently from conventional CMOS devices. After all, this physical limitation causes relevant power dissipation issues, since it requires relatively high power supply voltages. Bearing this objective, numerical simulations of several alternative geometries have been performed in order to tackle TFETs disadvantages, such as the undesirable ambipolar currents and the low ION/IOFF ratio. At first, it was necessary to choose the most appropriate models to take into consideration the relevant phenomena under temperature variation and to define the physical structure in order to minimize ambipolar effects. After these analyses, experimental data have been used to calibrate simulation parameters and to study how temperature and physical dimensions affect the performance of devices based on this technology. Comparing experimental and simulated results, it was possible to notice that when the structure is designed with gate underlap related to channel/drain junction and the temperature decreases, it was possible to obtain promising values for subthreshold slope and ION/IOFF ratio. Based on the analyses of these individual results, basic analog circuits have been designed, namely current mirror and differential pair, so that two different tunneling devices structures have been highlighted. Experimental measurements and numeric simulations have been performed for both circuits, under different conditions in terms of bias voltages, channel length mismatch and operation temperature. The impact on fundamental circuit parameters, such as compliance voltage, current mirroring ratio and differential voltage gain, has been compared for circuits designed with Point TFETs, Line TFETs and FinFETs. Regarding current mirror circuits, the obtained results revealed higher values of compliance voltage and lower susceptibility to the temperature for circuits designed with tunneling transistors. In addition, Point TFETs provided the lowest susceptibility to channel length mismatch, but also the worst values of reference currents, when compared to circuits with Line TFETs and FinFETs. Following the same procedure for differential pair, higher compliance voltage was obtained for FinFETs, while both tunneling transistors structures presented better behavior for differential voltage gain susceptibility to temperature variation. Once more, pairs with Point TFETs showed the best performance in terms of channel length mismatch, but the worst magnitude of differential voltage gain. This way, general equations have been proposed to model relevant parameters for the circuits designed with each technology. From an overall point of view, it was possible to support the suitability of optimizing tunneling transistors in order to obtain devices with favorable individual parameters and positive impacts on essential analog circuits, reassuring the relevance of this promising technology.

Este trabalho apresenta o estudo de transistores de tunelamento controlados por efeito de campo, denominados TFETs. Foram realizadas análises com base em explicações teóricas, simulações numéricas e medidas experimentais para demonstrar a viabilidade do uso desta tecnologia em blocos de circuitos fundamentais, atuando como alternativa para permitir o contínuo escalamento de dispositivos. A motivação para o uso de transistores com corrente principal resultante do tunelamento de banda para banda consiste na proposta de superar o limite físico de inclinação de sublimiar da tecnologia CMOS convencional de 60 mV/década sob temperatura ambiente. Afinal, esta limitação impede a redução na tensão de alimentação de circuitos e, consequentemente, apresenta crescentes problemas quanto à dissipação de potência. Com este objetivo, foram realizadas simulações numéricas de diversas geometrias alternativas visando atenuar as características indesejáveis dos TFETs, como a corrente ambipolar e a relativamente baixa relação ION/IOFF. Inicialmente foram definidos os modelos necessários para representar adequadamente os fenômenos relevantes sob variação de temperatura e é definida uma estrutura capaz de minimizar os efeitos da ambipolaridade. Posteriormente, medidas experimentais foram utilizadas para calibrar as simulações e estudar o efeito da temperatura e do dimensionamento no funcionamento de dispositivos desta tecnologia. Comparando resultados práticos e simulados, nota-se como uma redução no comprimento de porta, com a consequente inserção de uma subposição (underlap) em relação à junção canal/dreno, e uma diminuição na temperatura permitem a obtenção de valores promissores de inclinação de sublimiar e de relação ION/IOFF. Com base nestes resultados individuais, foram projetados circuitos básicos de aplicações analógicas, notadamente espelho de corrente e par diferencial, para a avaliação da viabilidade de duas diferentes estruturas de transistores de tunelamento. Foram realizadas medidas experimentais e simulações numéricas de ambos os circuitos com variações nas condições de polarização, na situação de descasamento entre os dispositivos e na temperatura de operação. O impacto em parâmetros fundamentais dos circuitos estudados, como a tensão de conformidade, a razão de espelhamento de corrente e o ganho de tensão diferencial, foi comparado para estruturas de tunelamento pontual (Point TFET), de tunelamento em linha (Line TFET) e de FinFETs. Em relação aos circuitos de espelhos de corrente, observou-se alta tensão de conformidade e baixa dependência com a temperatura para os circuitos com transistores de tunelamento. O Point TFET ainda apresentava a vantagem adicional da baixa susceptibilidade ao descasamento do comprimento de canal, porém com a desvantagem da baixa magnitude da corrente de referência quando comparado ao espelho com Line TFETs ou FinFETs. Já no caso de pares diferenciais, a maior tensão de conformidade foi obtida com FinFETs, enquanto os transistores de tunelamento apresentaram em comum a não degradação do ganho com a temperatura. Novamente o circuito com Point TFETs apresentou melhor resultado quando houve descasamento, enquanto que as outras duas tecnologias foram superiores quando ao ganho de tensão diferencial. Dessa forma, foram propostas equações generalizadas para os parâmetros fundamentais de ambos os circuitos para as 3 tecnologias. De modo geral, foi possível validar, portanto, a viabilidade de transistores de tunelamento para a obtenção de dispositivos com bons parâmetros individuais e com bons impactos em circuitos analógicos fundamentais, reforçando a importância desta promissora tecnologia. / This works presents the study of tunneling field effect transistors, namely TFETs. Analyses have been performed based on theoretical explanations, numerical simulations and experimental data in order to show this technology suitability as part of basic circuit blocks, being an important alternative for the continuous devices scaling. The basic idea of making use of band-to-band tunneling as the main current component comes from the possibility of reaching sub-60 mV/decade subthreshold slopes at room temperature, differently from conventional CMOS devices. After all, this physical limitation causes relevant power dissipation issues, since it requires relatively high power supply voltages. Bearing this objective, numerical simulations of several alternative geometries have been performed in order to tackle TFETs disadvantages, such as the undesirable ambipolar currents and the low ION/IOFF ratio. At first, it was necessary to choose the most appropriate models to take into consideration the relevant phenomena under temperature variation and to define the physical structure in order to minimize ambipolar effects. After these analyses, experimental data have been used to calibrate simulation parameters and to study how temperature and physical dimensions affect the performance of devices based on this technology. Comparing experimental and simulated results, it was possible to notice that when the structure is designed with gate underlap related to channel/drain junction and the temperature decreases, it was possible to obtain promising values for subthreshold slope and ION/IOFF ratio. Based on the analyses of these individual results, basic analog circuits have been designed, namely current mirror and differential pair, so that two different tunneling devices structures have been highlighted. Experimental measurements and numeric simulations have been performed for both circuits, under different conditions in terms of bias voltages, channel length mismatch and operation temperature. The impact on fundamental circuit parameters, such as compliance voltage, current mirroring ratio and differential voltage gain, has been compared for circuits designed with Point TFETs, Line TFETs and FinFETs. Regarding current mirror circuits, the obtained results revealed higher values of compliance voltage and lower susceptibility to the temperature for circuits designed with tunneling transistors. In addition, Point TFETs provided the lowest susceptibility to channel length mismatch, but also the worst values of reference currents, when compared to circuits with Line TFETs and FinFETs. Following the same procedure for differential pair, higher compliance voltage was obtained for FinFETs, while both tunneling transistors structures presented better behavior for differential voltage gain susceptibility to temperature variation. Once more, pairs with Point TFETs showed the best performance in terms of channel length mismatch, but the worst magnitude of differential voltage gain. This way, general equations have been proposed to model relevant parameters for the circuits designed with each technology. From an overall point of view, it was possible to support the suitability of optimizing tunneling transistors in order to obtain devices with favorable individual parameters and positive impacts on essential analog circuits, reassuring the relevance of this promising technology.

Esse trabalho de mestrado teve como estudo o transistor Túnel-FET (TFET) fabricado em estrutura de nanofio de silício. Este estudo foi feito de forma teórica (simulação numérica) e experimental. Foram estudadas as principais características digitais e analógicas do dispositivo e seu potencial para uso em circuitos integrados avançados para a próxima década. A análise foi feita através da extração experimental e estudo dos principais parâmetros do dispositivo, tais como inclinação de sublimiar, transcondutância (gm), condutância de saída (gd), ganho intrínseco de tensão (AV) e eficiência do transistor. As medidas experimentais foram comparadas com os resultados obtidos pela simulação. Através do uso de diferentes parâmetros de ajuste e modelos de simulação, justificou-se o comportamento do dispositivo observado experimentalmente. Durante a execução deste trabalho estudou-se a influência da escolha do material de fonte no desempenho do dispositivo, bem como o impacto do diâmetro do nanofio nos principais parâmetros analógicos do transistor. Os dispositivos compostos por fonte de SiGe apresentaram valores maiores de gm e gd do que aqueles compostos por fonte de silício. A diferença percentual entre os valores de transcondutância para os diferentes materiais de fonte variou de 43% a 96%, sendo dependente do método utilizado para comparação, e a diferença percentual entre os valores de condutância de saída variou de 38% a 91%. Observou-se também uma degradação no valor de AV com a redução do diâmetro do nanofio. O ganho calculado a partir das medidas experimentais para o dispositivo com diâmetro de 50 nm é aproximadamente 45% menor do que o correspondente ao diâmetro de 110 nm. Adicionalmente estudou-se o impacto do diâmetro considerando diferentes polarizações de porta (VG) e concluiu-se que os TFETs apresentam melhor desempenho para baixos valores de VG (houve uma redução de aproximadamente 88% no valor de AV com o aumento da tensão de porta de 1,25 V para 1,9 V). A sobreposição entre porta e fonte e o perfil de dopantes na junção de tunelamento também foram analisados a fim de compreender qual combinação dessas características resultariam em um melhor desempenho do dispositivo. Observou-se que os melhores resultados estavam associados a um alinhamento entre o eletrodo de porta e a junção entre fonte e canal e a um perfil abrupto de dopantes na junção. Por fim comparou-se a tecnologia MOS com o TFET, obtendo-se como resultado um maior valor de AV (maior do que 40 dB) para o TFET. / This Master thesis focused in the study of the NW-TFET. The study was performed either by simulation as by experimental measurements. The main digital and analog characteristics of the device and its potential for use in advanced integrated circuits for the next decade were studied. The analysis was performed by extracting and studying the devices main parameters, such as subthreshold swing, transconductance (gm), output conductance (gd), intrinsic voltage gain (AV) and transistor efficiency. The experimental measurements were compared with the results obtained by simulation. Utilizing different simulation fitting parameters and models, the device behavior (observed in the experimental measurements) was understood and explained. During the execution of this work, either the influence of the source material on the device performance, as the impact of the nanowire diameter on the transistor main analog parameters, were studied. The devices with SiGe source presented higher values of gm and gd than those with silicon source. The percentual difference among the values of transconductance for the different source materials varied from 43% to 96%, being dependent on the method utilized for the comparison, and the percentual difference among the values of output conductance varied from 38% to 91%. A degradation of AV was also observed with the nanowire diameter reduction. The gain calculated from the experimental measurements for the device with 50 nm of diameter is approximately 57% lower than the gain corresponding to the diameter of 110 nm. Furthermore, the impact of the diameter considering different gate biases (VG) was analysed. It was concluded that TFETs show improved performance for lower values of VG (a reduction of approximately 88% of AV was observed for an increase of the gate voltage from 1.25 V to 1.9 V). The gate/source overlap length and the dopant profile at the tunneling junction were also analyzed in order to understand which combination of this features would result in a better performance of the device. It was observed that the best results were related to an alignment between the gate electrode and the source/channel junction and to an abrupt dopant profile at the junction. Finally, the MOS technology was compared with TFET, resulting in a higher AV (higher than 40 dB) for the TFET.

Aggressive scaling of CMOS circuits in recent times has lead to dramatic increase in leakage currents. Previously, sub-threshold leakage current was the only leakage current taken into account in power estimation. But now gate leakage and reverse biased junction band-to-band-tunneling leakage currents have also become significant. Together all the three types of leakages namely sub-threshold leakage, gate leakage and reverse bias junction band-to-band tunneling leakage currents contribute to more than 25% of power consumption in the current generation of leading edge designs. Different sources of leakage can affect each other by interacting through resultant intermediate node voltages. This is called loading effect and it leads to further increase in leakage current. On the other hand, sub-threshold leakage current decreases as more number of transistors is stacked in series. This is called stack effect. Previous works have been done that analyze each type of leakage current and its effect in detail but independent of each other. In this work, a pattern dependent steady state leakage estimation technique was developed that incorporates loading effect and accounts for all three major leakage components, namely the gate leakage, band to band tunneling leakage and sub-threshold leakage. It also considers transistor stack effect when estimating sub-threshold leakage. As a result, a coherent leakage current estimator tool was developed. The estimation technique was implemented on 65nm and 45nm CMOS circuits and was shown to attain a speed up of more than 10,000X compared to HSPICE. This work also extends the leakage current estimation technique in Field Programmable Gate Arrays (FPGAs). A different version of the leakage estimator tool was developed and incorporated into the Versatile Place & Route CAD tool to enable leakage estimation of design after placement and routing. Leakage current is highly dependent on the steady state terminal voltage of the transistor, which depends on the logic state of the CMOS circuit as determined by the input pattern. Consequently, there exists a pattern that will produce the highest leakage current. This work considers all leakage sources together and tries to find an input pattern(s) that will maximize the composite leakage current made up of all three components. This work also analyzes leakage power in presence of dynamic power in a unique way. Current method of estimating total power is to sum dynamic power which is ½&#;CLVDD2f and sub-threshold leakage power. The dynamic power in this case is probabilistic and pattern independent. On the other hand sub-threshold leakage is pattern dependent. This makes the current method very inaccurate for calculating total power. In this work, it is shown that leakage current can vary by more than 8% in time in presence of switching current.

Este trabalho apresenta o estudo de transistores de tunelamento controlados por efeito de campo, denominados TFETs. Foram realizadas análises com base em explicação teórica, simulação numérica e medidas experimentais para demonstrar a viabilidade do uso desta tecnologia como alternativa para permitir o contínuo escalamento de dispositivos. A motivação para o uso de transistores com corrente principal resultante do tunelamento de banda para banda consiste na proposta de superar o limite físico de inclinação de sublimiar da tecnologia CMOS convencional de 60 mV/década sob temperatura ambiente. Afinal, esta limitação impede a redução na tensão de alimentação de circuitos e, consequentemente, apresenta crescentes problemas quanto à dissipação de potência. Com este objetivo, foram realizadas simulações numéricas de diversas geometrias alternativas visando atenuar as características indesejáveis dos TFETs, como a corrente ambipolar e a relativamente baixa relação ION/IOFF. Inicialmente são definidos os modelos necessários para representar adequadamente os fenômenos relevantes sob variação de temperatura e é definida uma estrutura capaz de minimizar os efeitos da ambipolaridade. Posteriormente, medidas experimentais foram utilizadas para calibrar as simulações e estudar o efeito da temperatura e do dimensionamento no funcionamento de dispositivos desta tecnologia. Comparando resultados práticos e simulados, nota-se como uma redução no comprimento de porta, com a consequente inserção de uma subposição (underlap) em relação à junção canal/dreno, e uma diminuição na temperatura permitem a obtenção de valores promissores de inclinação de sublimiar e de relação ION/IOFF, compatível com a proposta de futuras aplicações digitais e analógicas. / This works presents the study of tunneling field effect transistors, namely TFETs. Analyses were performed based on theoretical explanations, numerical simulations and experimental data in order to show this technology suitability as an alternative for the continuous devices scaling. The basic idea of making use of band-to-band tunneling as the main current component comes from the possibility of reaching sub-60 mV/decade subthreshold slopes at room temperature, differently from conventional CMOS devices. After all, this physical limitation causes relevant power dissipation issues, since it requires relatively high power supply voltages. Bearing this objective, numerical simulations of several alternative geometries were performed in order to tackle TFETs disadvantages, as the undesirable ambipolar currents and the low ION/IOFF ratio. At first, it was necessary to choose the most appropriate models to take into consideration the relevant phenomena under temperature variation and to define the physical structure in order to minimize ambipolar effects. After these analyses, experimental data were used to calibrate simulation parameters and to study how temperature and physical dimensions affect the performance of devices based on this technology. Comparing experimental and simulated results, it was possible to notice that when the structure is designed with gate underlap related to channel/drain junction and the temperature decreases, the obtained values for subthreshold slope and ION/IOFF ratio may be used as an important reference of this technology as a promising alternative for both digital and analog applications.

Este trabalho apresenta o estudo de transistores de tunelamento controlados por efeito de campo, denominados TFETs. Foram realizadas análises com base em explicação teórica, simulação numérica e medidas experimentais para demonstrar a viabilidade do uso desta tecnologia como alternativa para permitir o contínuo escalamento de dispositivos. A motivação para o uso de transistores com corrente principal resultante do tunelamento de banda para banda consiste na proposta de superar o limite físico de inclinação de sublimiar da tecnologia CMOS convencional de 60 mV/década sob temperatura ambiente. Afinal, esta limitação impede a redução na tensão de alimentação de circuitos e, consequentemente, apresenta crescentes problemas quanto à dissipação de potência. Com este objetivo, foram realizadas simulações numéricas de diversas geometrias alternativas visando atenuar as características indesejáveis dos TFETs, como a corrente ambipolar e a relativamente baixa relação ION/IOFF. Inicialmente são definidos os modelos necessários para representar adequadamente os fenômenos relevantes sob variação de temperatura e é definida uma estrutura capaz de minimizar os efeitos da ambipolaridade. Posteriormente, medidas experimentais foram utilizadas para calibrar as simulações e estudar o efeito da temperatura e do dimensionamento no funcionamento de dispositivos desta tecnologia. Comparando resultados práticos e simulados, nota-se como uma redução no comprimento de porta, com a consequente inserção de uma subposição (underlap) em relação à junção canal/dreno, e uma diminuição na temperatura permitem a obtenção de valores promissores de inclinação de sublimiar e de relação ION/IOFF, compatível com a proposta de futuras aplicações digitais e analógicas. / This works presents the study of tunneling field effect transistors, namely TFETs. Analyses were performed based on theoretical explanations, numerical simulations and experimental data in order to show this technology suitability as an alternative for the continuous devices scaling. The basic idea of making use of band-to-band tunneling as the main current component comes from the possibility of reaching sub-60 mV/decade subthreshold slopes at room temperature, differently from conventional CMOS devices. After all, this physical limitation causes relevant power dissipation issues, since it requires relatively high power supply voltages. Bearing this objective, numerical simulations of several alternative geometries were performed in order to tackle TFETs disadvantages, as the undesirable ambipolar currents and the low ION/IOFF ratio. At first, it was necessary to choose the most appropriate models to take into consideration the relevant phenomena under temperature variation and to define the physical structure in order to minimize ambipolar effects. After these analyses, experimental data were used to calibrate simulation parameters and to study how temperature and physical dimensions affect the performance of devices based on this technology. Comparing experimental and simulated results, it was possible to notice that when the structure is designed with gate underlap related to channel/drain junction and the temperature decreases, the obtained values for subthreshold slope and ION/IOFF ratio may be used as an important reference of this technology as a promising alternative for both digital and analog applications.

Este trabalho teve como objetivo estudar os transistores de tunelamento por efeito de campo em estruturas de nanofio (NW-TFET), sendo realizado através de analises com base em explicações teóricas, simulações numéricas e medidas experimentais. A fim de avaliar melhorar o desempenho do NW-TFET, este trabalho utilizou dispositivos com diferentes materiais de fonte, sendo eles: Si, liga SiGe e Ge, além da variação da espessura de HfO2 no material do dielétrico de porta. Com o auxílio de simulações numéricas foram obtidos os diagramas de bandas de energia dos dispositivos NW-TFET com fonte de Si0,73Ge0,27 e foi analisada a influência de cada um dos mecanismos de transporte de portadores para diversas condições de polarização, sendo observado a predominância da influência da recombinação e geração Shockley-Read-Hall (SRH) na corrente de desligamento, do tunelamento induzido por armadilhas (TAT) para baixos valores de tensões de porta (0,5V > VGS > 1,5V) e do tunelamento direto de banda para banda (BTBT) para maiores valores tensões de porta (VGS > 1,5V). A predominância de cada um desses mecanismos de transporte foi posteriormente comprovada com a utilização do método de Arrhenius, sendo este método adotado em todas as análises do trabalho. O comportamento relativamente constante da corrente dos NW-TFETs com a temperatura na região de BTBT tem chamado a atenção e por isso foi realizado o estudo dos parâmetros analógicos em função da temperatura. Este estudo foi realizado comparando a influência dos diferentes materiais de fonte. O uso de Ge na fonte, permitiu a melhora na corrente de tunelamento, devido à sua menor banda proibida, aumentando a corrente de funcionamento (ION) e a transcondutância do dispositivo. Porém, devido à forte dependência de BTBT com o campo elétrico, o uso de Ge na fonte resulta em uma maior degradação da condutância de saída. Entretanto, a redução da espessura de HfO2 no dielétrico de porta resultou no melhor acoplamento eletrostático, também aumentando a corrente de tunelamento, fazendo com que o dispositivo com fonte Ge e menor HfO2 apresentasse melhores resultados analógicos quando comparado ao puramente de Si. O uso de diferentes materiais durante o processo de fabricação induz ao aumento de defeitos nas interfaces do dispositivo. Ao longo deste trabalho foi realizado o estudo da influência da densidade de armadilhas de interface na corrente do dispositivo, demonstrando uma relação direta com o TAT e a formação de uma região de platô nas curvas de IDS x VGS, além de uma forte dependência com a temperatura, aumentando a degradação da corrente para temperaturas mais altas. Além disso, o uso de Ge introduziu maior número de impurezas no óxido, e através do estudo de ruído foi observado que o aumento na densidade de armadilhas no óxido resultou no aumento do ruído flicker em baixa frequência, que para o TFET, ocorre devido ao armadilhamento e desarmadilhamento de elétrons na região do óxido. E mais uma vez, o melhor acoplamento eletrostático devido a redução da espessura de HfO2, resultou na redução desse ruído tornando-se melhor quando comparado à um TFET puramente de Si. Neste trabalho foi proposto um modelo de ruído em baixa frequência para o NW-TFET baseado no modelo para MOSFET. Foram realizadas apenas algumas modificações, e assim, obtendo uma boa concordância com os resultados experimentais na região onde o BTBT é o mecanismo de condução predominante. / This work aims to study the nanowire tunneling field effect transistors (NW-TFET). The analyses were performed based on theoretical explanations, numerical simulations and experimental data. In order to improve the NW-TFET performance, it was used devices with different source compositions, such as Si, SiGe alloy and Ge, besides different thicknesses of HfO2 for the gate dielectric. With the aid of numerical simulations it was obtained the NW-TFET energy band diagrams and analyzed the influence of recombination and generation Shockley-Read-Hall (SRH) on the off current, the influence of the trap assisted tunneling (TAT) at low gate voltage bias (0,5V > VGS > 1,5V) and the direct band to band tunneling (BTBT) at higher gate voltage bias(VGS > 1,5V). The predominance of each conduction mechanisms was confirmed by the Arrhenius plot method, being this method adopted in all analysis in this work. The constant current with the temperature in the BTBT region has drawn attention and due to that, this work have studied the NW-TFET analog performance as function of temperature and also the influence of the source composition. The Ge source device shows an improved tunneling current, related to the bandgap narrowing, which leads to higher ION and transconductance. However, due to the strong BTBT dependence with the electric field, the use of Ge as source results in further ION/IOFF degradation. Despite this, the reduced HfO2 thickness in the gate dielectric, results in better electrostatic coupling, which also increases the tunneling current, making this device to present better analog performance when compared to devices with Si source. The use of different materials during the device fabrication leads to an increase of the interface defects. This work presented the influence of the interface trap density on the current, showing a direct relation with TAT and appearance of a plateau region in the IDS x VGS curves. In addition it was shown a strong temperature dependence increasing the current degradation at higher temperatures. Furthermore, the use of Ge has shown an increase of impurities in the oxide, and through the noise study it was observed the flicker noise increase at low frequency, which for TFETs, occurs due to the electrons trapping and detrapping in the oxide region. Once again, the reduced HfO2 thickness leads to better electrostatic coupling, resulting in noise reduction and becoming better when compared to a devices with Si source. In this work was proposed a low frequency noise model for a NW-TFET based on MOSFET models. Minor changes have been done, and thus a good agreement with the experimental results in the region where the BTBT is predominant conduction mechanism was obtained.