L'évolution de la technologie VLSI permet aux systèmes sur puce (SoCs) d'intégrer de nombreuses fonctions hétérogènes dans une seule puce et demande, en raison de contraintes économiques, une unique mémoire externe partagée (SDRAM). Par conséquent, la conception du système de mémoire principale, et plus particulièrement l'architecture du contrôleur de mémoire, est devenu un facteur très important dans la détermination de la performance globale du système. Le choix d'un contrôleur de mémoire qui répond aux besoins de l'ensemble du système est une question complexe. Cela nécessite l'exploration de l'architecture du contrôleur de mémoire, puis la validation de chaque configuration par simulation. Bien que l'exploration de l'architecture du contrôleur de mémoire soit un facteur clé pour une conception réussite d'un système, l'état de l'art sur les contrôleurs de mémoire ne présente pas des architectures aussi flexibles que nécessaire pour cette tâche. Même si certaines d'entre elles sont configurables, l'exploration est restreinte à des ensembles limités de paramètres tels que la profondeur des tampons, la taille du bus de données, le niveau de la qualité de service et la distribution de la bande passante. Plusieurs classes de trafic coexistent dans les applications réelles, comme le trafic de service au mieux et le trafic de service garanti qui accèdent à la mémoire partagée d'une manière concurrente. En conséquence, la considération de l'interaction entre le système de mémoire et la structur d'interconnexion est devenue vitale dans les SoCs actuels. Beaucoup de réseaux sur puce (NoCs) fournissent des services aux classes de trafic pour répondre aux exigences des applications. Cependant, très peu d'études considèrent l'accès à la SDRAM avec une approche système, et prennent en compte la spécificité de l'accès à la SDRAM dans les systèmes sur puce à base de réseaux intégrés. Cette thèse aborde le sujet de l'accès à la mémoire dynamique SDRAM dans les systèmes sur puce à base de réseaux intégrés. Nous introduisons une architecture de contrôleur de mémoire totalement configurable basée sur des blocs fonctionnels configurables, et proposons un modèle de simulation associé relativement précis temporellement et à haut niveau d'abstraction. Ceci permet l'exploration du sous-système de mémoire grâce à la facilité de configuration de l'architecture du contrôleur de mémoire. En raison de la discontinuité de services entre le réseau sur puce et le contrôleur de mémoire, nous proposons également dans le cadre de cette thèse un protocole de contrôle de flux de bout en bout pour accéder à la mémoire à travers un contrôleur de mémoire multiports. L'idée, simple sur le principe mais novatrice car jamais proposée à notre connaissance, se base sur l'exploitation des informations sur l'état du contrôleur de mémoire dans le réseau intégré. Les résultats expérimentaux montrent qu'en contrôlant l'injection du trafic de service au mieux dans le réseau intégré, notre protocole augmente les performances du trafic de service garanti en termes de bande passante et de latence, tout en préservant la bande passante moyenne du trafic de service au mieux.

Performance of a series of eccentric contractions produces adverse effects including muscle weakness, delayed onset muscle soreness (DOMS), fluid accumulation and decreased muscle function. The repeated bout effect is a physiological adaptation observed when a single-bout of eccentric exercise protects against muscle damage from subsequent eccentric bouts. Similar to the repeated bout effect, increases in flexibility have been linked to attenuations in acute muscle damage, muscle fatigue and strength loss after eccentric exercise. Purpose: The purpose of this study was to examine the muscle physiological responses to eccentric strength training after first priming the muscles with either a period of static flexibility training or a single intense bout of eccentric exercise performed weeks earlier; and compare these to the responses from eccentric strength training when no prior intervention is administered. Methods: Twenty-five participants were randomly assigned to a flexibility (F) (n=8), a single-bout (SB) (n=9), or a control (C) (n=8) group. The design consisted of two 4-week phases; 1) priming intervention, 2) eccentric training. The priming intervention included static stretching (3x/week; 30mins/day) (F), a single-bout of eccentric exercise (SB) or no priming intervention (C). All groups proceeded to complete eccentric training of the knee flexors using isotonic contractions (%load progressively increased over training period) on a dynamometer following the priming intervention phase. Testing was completed at baseline, post-priming intervention and post-eccentric training, in conjunction with data being collected during the acute eccentric training phase (0hr, 24hr, 48hr; post-bout 1 and 4). Dependent measures included muscle thickness, isometric maximal voluntary contraction (MVC), eccentric and concentric MVC, optimal angle, active range of motion (ROM), passive ROM, maximal power, electromyography (EMG) and delayed onset muscle soreness (DOMS). Results: Acute data during the eccentric training phase revealed a significant reduction in DOMS for both the F and SB groups compared to the C following the first bout of eccentric exercise (p<0.05). The F also had reduced soreness in comparison to both the SB and C post fourth bout of eccentric exercise (p<0.05). The F group demonstrated attenuated loss in isometric strength (post fourth bout) and maximal power (post first bout) during eccentric training compared to the C group (p<0.05). However, there was no significant difference between groups across all dependent variables following the eccentric training phase. Conclusion: This is the first study to directly compare the protective effects observed with static flexibility training to that of a single-bout of eccentric exercise throughout a subsequent eccentric training regime. Although differences in muscle soreness, strength and maximal power occurred during the acute stages of eccentric training, there appeared to be no significant advantage of either protective priming method at the end of eccentric training.

L'évolution de la technologie VLSI permet aux systèmes sur puce (SoCs) d'intégrer de nombreuses fonctions hétérogènes dans une seule puce et demande, en raison de contraintes économiques, une unique mémoire externe partagée (SDRAM). Par conséquent, la conception du système de mémoire principale, et plus particulièrement l'architecture du contrôleur de mémoire, est devenu un facteur très important dans la détermination de la performance globale du système. Le choix d'un contrôleur de mémoire qui répond aux besoins de l'ensemble du système est une question complexe. Cela nécessite l'exploration de l'architecture du contrôleur de mémoire, puis la validation de chaque configuration par simulation. Bien que l'exploration de l'architecture du contrôleur de mémoire soit un facteur clé pour une conception réussite d'un système, l'état de l'art sur les contrôleurs de mémoire ne présente pas des architectures aussi flexibles que nécessaire pour cette tâche. Même si certaines d'entre elles sont configurables, l'exploration est restreinte à des ensembles limités de paramètres tels que la profondeur des tampons, la taille du bus de données, le niveau de la qualité de service et la distribution de la bande passante. Plusieurs classes de trafic coexistent dans les applications réelles, comme le trafic de service au mieux et le trafic de service garanti qui accèdent à la mémoire partagée d'une manière concurrente. En conséquence, la considération de l'interaction entre le système de mémoire et la structure d'interconnexion est devenue vitale dans les SoCs actuels. Beaucoup de réseaux sur puce (NoCs) fournissent des services aux classes de trafic pour répondre aux exigences des applications. Cependant, très peu d'études considèrent l'accès à la SDRAM avec une approche système, et prennent en compte la spécificité de l'accès à la SDRAM dans les systèmes sur puce à base de réseaux intégrés. Cette thèse aborde le sujet de l'accès à la mémoire dynamique SDRAM dans les systèmes sur puce à base de réseaux intégrés. Nous introduisons une architecture de contrôleur de mémoire totalement configurable basée sur des blocs fonctionnels configurables, et proposons un modèle de simulation associé relativement précis temporellement et à haut niveau d'abstraction. Ceci permet l'exploration du sous-système de mémoire grâce à la facilité de configuration de l'architecture du contrôleur de mémoire. En raison de la discontinuité de services entre le réseau sur puce et le contrôleur de mémoire, nous proposons également dans le cadre de cette thèse un protocole de contrôle de flux de bout en bout pour accéder à la mémoire à travers un contrôleur de mémoire multiports. L'idée, simple sur le principe mais novatrice car jamais proposée à notre connaissance, se base sur l'exploitation des informations sur l'état du contrôleur de mémoire dans le réseau intégré. Les résultats expérimentaux montrent qu'en contrôlant l'injection du trafic de service au mieux dans le réseau intégré, notre protocole augmente les performances du trafic de service garanti en termes de bande passante et de latence, tout en préservant la bande passante moyenne du trafic de service au mieux.

L'évolution de la technologie VLSI permet aux systèmes sur puce (SoCs) d'intégrer de nombreuses fonctions hétérogènes dans une seule puce et demande, en raison de contraintes économiques, une unique mémoire externe partagée (SDRAM). Par conséquent, la conception du système de mémoire principale, et plus particulièrement l'architecture du contrôleur de mémoire, est devenu un facteur très important dans la détermination de la performance globale du système. Le choix d'un contrôleur de mémoire qui répond aux besoins de l'ensemble du système est une question complexe. Cela nécessite l'exploration de l'architecture du contrôleur de mémoire, puis la validation de chaque configuration par simulation. Bien que l'exploration de l'architecture du contrôleur de mémoire soit un facteur clé pour une conception réussite d'un système, l'état de l'art sur les contrôleurs de mémoire ne présente pas des architectures aussi flexibles que nécessaire pour cette tâche. Même si certaines d'entre elles sont configurables, l'exploration est restreinte à des ensembles limités de paramètres tels que la profondeur des tampons, la taille du bus de données, le niveau de la qualité de service et la distribution de la bande passante. Plusieurs classes de trafic coexistent dans les applications réelles, comme le trafic de service au mieux et le trafic de service garanti qui accèdent à la mémoire partagée d'une manière concurrente. En conséquence, la considération de l'interaction entre le système de mémoire et la structure d'interconnexion est devenue vitale dans les SoCs actuels. Beaucoup de réseaux sur puce (NoCs) fournissent des services aux classes de trafic pour répondre aux exigences des applications. Cependant, très peu d'études considèrent l'accès à la SDRAM avec une approche système, et prennent en compte la spécificité de l'accès à la SDRAM dans les systèmes sur puce à base de réseaux intégrés. Cette thèse aborde le sujet de l'accès à la mémoire dynamique SDRAM dans les systèmes sur puce à base de réseaux intégrés. Nous introduisons une architecture de contrôleur de mémoire totalement configurable basée sur des blocs fonctionnels configurables, et proposons un modèle de simulation associé relativement précis temporellement et à haut niveau d'abstraction. Ceci permet l'exploration du sous-système de mémoire grâce à la facilité de configuration de l'architecture du contrôleur de mémoire. En raison de la discontinuité de services entre le réseau sur puce et le contrôleur de mémoire, nous proposons également dans le cadre de cette thèse un protocole de contrôle de flux de bout en bout pour accéder à la mémoire à travers un contrôleur de mémoire multiports. L'idée, simple sur le principe mais novatrice car jamais proposée à notre connaissance, se base sur l'exploitation des informations sur l'état du contrôleur de mémoire dans le réseau intégré. Les résultats expérimentaux montrent qu'en contrôlant l'injection du trafic de service au mieux dans le réseau intégré, notre protocole augmente les performances du trafic de service garanti en termes de bande passante et de latence, tout en préservant la bande passante moyenne du trafic de service au mieux. / The ongoing advancements in VLSI technology allow System-on-Chip (SoC) to integrate many heterogeneous functions into a single chip, but still demand, because of economical constraints, a single and shared main off-chip SDRAM. Consequently, main memory system design, and more specifically the architecture of the memory controller, has become an increasingly important factor in determining the overall system performance. Choosing a memory controller design that meets the needs of the whole system is a complex issue. This requires the exploration of the memory controller architecture, and then the validation of each configuration by simulation. Although the architecture exploration of the memory controller is a key to successful system design, state of the art memory controllers are not as flexible as necessary for this task. Even if some of them present a configurable architecture, the exploration is restricted to limited sets of parameters such as queue depth, data bus size, quality-of-service level, and bandwidth distribution. Several classes of traffic co-exist in real applications, e.g. best effort traffic and guaranteed service traffic, and access the main memory. Therefore, considering the interaction between the memory subsystem and the interconnection system has become vital in today's SoCs. Many on chip networks provide guaranteed services to traffic classes to satisfy the applications requirements. However, very few studies consider the SDRAM access within a system approach, and take into account the specificity of the SDRAM access as a target in NoC-based SoCs. This thesis addresses the topic of dynamic access to SDRAM in NoC-based SoCs. We introduce a totally customizable memory controller architecture based on fully configurable building components and design a high level cycle approximate model for it. This enables the exploration of the memory subsystem thanks to the ease of configuration of the memory controller architecture. Because of the discontinuity of services between the network and the memory controller, we also propose within the framework of this thesis an Extreme End to End flow control protocol to access the memory device through a multi-port memory controller. The simple yet novel idea is to exploit information about the memory controller status in the NoC. Experimental results show that by controlling the best effort traffic injection in the NoC, our protocol increases the performance of the guaranteed service traffic in terms of bandwidth and latency, while maintaining the average bandwidth of the best effort traffic.

Esta dissertação pretende interpretar o romance Voyage au bout de la nuit, de Louis- Ferdinand Céline, partindo de suas tensões mais elementares, cuja irradiação conduz, entre idas e vindas, a uma ampliação gradual dos termos da discussão. Tomando como ponto de partida a situação narrativa do romance, ou seja, a relação indissolúvel entre narrador e linguagem presente na obra, procura-se tensionar os procedimentos literários desencavados por meio da análise com a tradição do gênero. Em seu aspecto mais amplo, este trabalho visa explorar o caráter bifronte do romance. Tal como a imagem de Janus, Voyage au bout de la nuit se volta, ao mesmo tempo, para o futuro e para o passado: aparece como o último representante de uma linhagem subterrânea de obras cuja origem remonta a Rabelais e como o inaugurador de uma forma romanesca bastante original, profundamente ancorada na realidade de seu tempo. / The aim of this dissertation is to interpret the novel Voyage au bout de la nuit, by Louis-Ferdinand Céline, starting from its most elementary tensions, whose irradiation leads, in its backward and forward movements, to a gradual enlargement of the terms of discussion. Taking the novels narrative situation as a starting point, that is to say, the indissoluble relation between narrator and language present in the text, well try to compare the literary procedures, uncovered by means of the analyses, with the tradition of the genre. Such as the image of Janus, Voyage au bout de la nuit turns, at the same time, to the future and the past: It appears as the last representative of an underground lineage of works, whose origins date from Rabelais, and as the founder of a very original novel form, deeply anchored in the reality of its time.

D’après Cisco, le trafic mobile de données augmentera d’un facteur 7 entre 2016 et 2021. Pour faire face à l’augmentation du trafic, les opérateurs mobile dimensionnent le réseau, ce qui s’accompagne d’une augmentation de sa consommation d’énergie et de son empreinte Carbonne. En outre, les marges financières des opérateurs baissent. Ainsi, le revenu global généré par le secteur des télécommunications a connu une baisse de 4% entre 2014 et 2015 d’après l’union internationale des télécommunications (UIT). Ces préoccupations ont suscité l’intérêt de la communauté scientifique pour la réduction de la consommation électrique des réseaux. Des études dans la littérature estiment l’énergie consommée par les services sur les équipements réseaux en se focalisant sur la consommation variable. La consommation énergétique d’un équipement réseau est composée d’une composante fixe et d’une composante variable. Dans cette thèse, nous partageons la responsabilité des catégories de service dans la consommation fixe du réseau en utilisant la valeur de Shapley. Dans un premier temps, nous considérons un réseau d’accès mobile et partageons la responsabilité des catégories de service qu’il fournit dans la consommation fixe. Nous définissons 5 catégories de service, à savoir, le «Streaming», le Web, le téléchargement, la voix et les autres services de données. En outre, nous traitons le cas de figure où certaines catégories de service sont obligatoires. Etant donné la complexité algorithmique de la valeur de Shapley, nous en proposons une forme approchée qui permet d’en réduire considérablement le temps de calcul. Ensuite, nous considérons le réseau de bout-en-bout, c’est-à-dire, l’accès mobile, l’accès fixe, la collecte, le coeur IP, le coeur mobile, les registres et les plateformes de service. Pour chaque segment, nous partageons la responsabilité des catégories de service dans la consommation fixe en appliquant notre modèle de partage basé sur la valeur de Shapley. L’analyse des résultats montre que le service «Streaming» consomme le plus d’énergie quel que soit le segment de réseau considéré, à l’exception des registres. Pour finir, nous traitons de la modélisation de l’efficacité énergétique des catégories de service. Dans un premier temps, nous calculons l’efficacité énergétique des catégories de service étant donné une station de base avec et sans «sleep mode». Ensuite, nous calculons l’efficacité énergétique des catégories de service étant donné un réseau d’accès mobile et considérant les cas avec et sans catégories de service obligatoires. Aussi étudions-nous les conditions pour ne pas détériorer l’efficacité énergétique du réseau au cours du temps en fonction des scénarios de dimensionnement / Internet traffic is growing exponentially. According to Cisco, mobile data traffic will increase sevenfold between 2016 and 2021, growing at a compound annual growth rate (CAGR) of 47%. In order to improve or keep up with users quality of experience (QoE), mobile carriers upgrade the network with additional equipment. As a consequence, the network carbon footprint increases over time, alongside with its energy consumption. In addition, mobile carriers margins are decreasing. Global telecommunication revenues declined by 4% between 2014 and 2015 based on the international telecommunication union (ITU) figures. These concerns fostered a great interest in the research community for reducing networks energy consumption. In this regard, many works in the literature investigate the energy consumed by services on network equipment for optimization purposes notably, focusing on the variable component of energy consumption. Energy consumption of a network equipment is composed of a variable and a fixed components. The variable component is consumed to serve traffic. The fixed component is consumed irrespective of traffic. In this thesis, our objective is to share the responsibility of service categories in the fixed energy consumption. To do so, we use the Shapley value. First, we consider a radio access network and share the responsibility of the service categories it delivers in the fixed energy consumption. The services are classified into five categories, namely, Streaming, Web, Download, Voice and other data services. In addition, we consider the case when some service categories are mandatory to be provided, such as Voice due to legal constraints for instance. Because the Shapley value has a huge computational complexity, we introduce closed-form expressions in order to significantly reduce it. Next, we consider the end-to-end network and all its segments, that is, the mobile access, the fixed access, the collect, the mobile core, the registers, the IP core and the service platforms. For each segment, we share the responsibility of the service categories in the fixed energy consumption with the Shapley-based model introduced in the preceding chapter. We find that Streaming is the service that consumes the most whatever the network segment, except for registers, as it represents the vast majority of Internet traffic. Eventually, we focus on the service categories energy efficiency. First, we consider a base station and compute the services energy efficiency for the cases with and without sleep mode. Then, we consider a radio access network and compute the services energy efficiency with and without a mandatory player. Moreover, we discuss the conditions to not deteriorate the network energy efficiency over time following different upgrade scenarios

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This study determined if insulin resistance (IR), induced by an acute bout of eccentrically-biased contractions that resulted in muscle injury, was attenuated following a repeated bout of contractions. Female subjects (n = 10, age 24.7 ± 3.0 yr, weight 64.9 ± 7.4 kg, height 1.67 ± 0.02 m, body fat 29.1 ± 1.9 %) performed two 30 minute bouts of downhill treadmill running (DTR 1 and DTR 2, -12 % grade, 8.0 mph) separated by 14 days. Oral glucose tolerance tests (OGTT) were administered at baseline and 48 hours following DTR 1 and DTR 2, with IR assessed by calculation of insulin and glucose areas under the curve (AUC). Maximum isometric quadriceps strength (MVC), muscle soreness (SOR), and serum creatine kinase (CK) were assessed pre-, immediately post-, and 48 hours post-DTR 1 and DTR 2 to determine the presence of muscle injury. Compared to baseline OGTT, insulin and glucose AUC (37.6 ± 8.4 and 21.4 ± 4.7 % increase, respectively), and peak insulin (44.1 ± 5.1 vs. 31.6 ± 4.0 uU·mL-1) and glucose (6.5 ± 0.4 vs. 5.5 ± 0.4 mmol·L-1) were elevated following DTR 1. These same insulin and glucose measures showed no increase above baseline 48 hours following DTR 2 (p > 0.05). MVC was reduced to a greater degree immediately following DTR 1 (16.7 ± 2.6 vs. 8.6 ± 1.2 % decline) and, although demonstrating a significant degree of recovery, remained reduced by 9.4 ± 2.7 % 48 hours following exercise. In contrast, MVC made a full recovery back to baseline values 48 hours after DTR 2. SOR was elevated to a greater degree 48 hours following DTR 1 than after DTR 2 (48.08 ± 6.16 vs. 12.70 ± 3.24 mm). There was a tendency for an attenuated serum CK response 48 hours following DTR 2 (812.8 ± 365.1 vs. 162.5 ± 42.5 U·L-1, p = 0.08). In conclusion, a novel bout of eccentrically-biased contractions resulting in a moderate degree of muscle injury confers a protective effect, whereby a subsequent bout of contractions 14 days later results in complete elimination of the IR observed following the initial bout.

Since Celine's death, the pamphlets he wrote at the beginning of World War II always presented great difficulties for those who studied him. But in the last few years, for various reasons the pamphlets have stirred up researcher's interest. Following this movement, this thesis is an attempt to integrate these pamphlets to the prose of the author of Journey to the End of the Night in a general pattern of analysis. / In order to do this analysis, is developed an hermeneutic model of analysis which divides Celine's work into a poetical investigation and a polemic pursuit that demonstrate that these two genres use the same rhetorical strategies. / Part I of this thesis investigates the distinct rhetoric used by Celine in mixing poetry and polemic. Part II examines the poetic investigation and the polemic pursuit separately, Celine having separated these two genres after Journey to the End of the Night. / Without eliminating the differences between poetry and polemic, this thesis aims at demonstrating the continuity and coherence of Celine's work which is particularly well suited for putting an hermeneutic model of analysis to the test because it is a work that is torn more than any other between the ravishing and the horrific, between the beautiful and the terrifying. And that is where in this profound humanity Celine's work is so rich in interpretation.

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