Made available in DSpace on 2015-04-14T13:56:12Z (GMT). No. of bitstreams: 1 407756.pdf: 1790642 bytes, checksum: 336376143b2d186c09e1cfa0d540851d (MD5) Previous issue date: 2008-10-24 / O constante avan?o no processo de fabrica??o de circuitos integrados tem reduzido drasticamente a geometria dos transistores e os n?veis das tens?es de alimenta??o. Em circuitos de alta densidade operando a baixa tens?o, as c?lulas de mem?ria s?o capazes de armazenar informa??o com menos capacit?ncia, o que significa que menos carga ou corrente ? necess?ria para armazenar os mesmos dados. Durante o per?odo de armazenamento, os dados envolvidos est?o suscet?veis a sofrerem influ?ncia de meio, tais como interfer?ncias eletromagn?ticas, radia??es ou at? mesmo falhas do pr?prio hardware envolvido. A falha ? caracterizada como uma invers?o de um ou mais bits de um dado armazenado na mem?ria. Conseq?entemente, os dados poder?o apresentar falhas, que provocar?o erros e comprometer?o a utiliza??o destes dados. Uma forma de resolu??o destes problemas ? a utiliza??o de C?digos Corretores de Erros. Um C?digo Corretor de Erros ?, em ess?ncia, um modo organizado de acrescentar algum dado adicional a cada informa??o que se queira armazenar e que permita, ao recuperarmos a mesma, detectar e corrigir os erros encontrados. A maioria dos C?digos Corretores de Erro em uso s?o desenvolvidos para corrigirem erros aleat?rios, isto ?, erros que ocorrem de maneira independente da localiza??o de outros erros. Contudo, em muitas situa??es, os erros podem aparecer em rajadas. De uma maneira geral, C?digos Corretores de Erros aleat?rios n?o se constituem na forma mais adequada e eficiente para corre??o de erros em rajadas, e a rec?proca tamb?m ? verdadeira. Dos v?rios m?todos propostos pela literatura, para corrigirmos simultaneamente estes dois tipos de erros, o mais efetivo ? o Embaralhamento. O Embaralhador ? um algoritmo, um m?todo que pode ser implementado tanto em hardware quanto em software. ? essencialmente constitu?do por um reordenamento dos bits e ? executado anteriormente ao armazenamento em mem?ria (Embaralhador) e na leitura, os bits s?o novamente reordenados, ou seja, s?o colocados novamente em sua posi??o original (Desembaralhador). Isto provoca um aumento na taxa de detec??o e corre??o destes erros, uma vez que se houver uma interfer?ncia concentrada (rajada de erros) em uma mem?ria, por exemplo, durante o armazenamento, na opera??o de leitura, ao se fazer o desembaralhamento, os erros ficam expostos de forma distribu?da, aparecendo como erros aleat?rios ao decodificador. Esta disserta??o apresenta uma proposta que combina a utiliza??o de C?digos de Detec??o e Corre??o de erros amplamente referenciados na literatura (Hamming, Hamming Estendido, Reed-Muller e Matrix) associados ? t?cnica de Embaralhamento aplicada a Hardware, com o objetivo de aumentar a capacidade de detec??o e corre??o de erros em rajada (erros concentrados). A execu??o dos testes de inje??o de falhas do tipo bit-flip, aplicadas ?s t?cnicas corretoras de erros utilizadas nesta disserta??o, mostraram que com a associa??o da t?cnica de Embaralhamento as mesmas passaram a ser eficientes tamb?m para erros em rajadas

Made available in DSpace on 2015-04-14T13:56:20Z (GMT). No. of bitstreams: 1 425449.pdf: 1505039 bytes, checksum: 6f49f42dd2094687edefde36dcdef070 (MD5) Previous issue date: 2010-03-25 / Atualmente ? poss?vel observar que a ?rea dedicada a elementos de mem?ria em sistemas embarcados (Systems-on-Chip, SoC) ocupa a maior por??o dos circuitos integrados e com o avan?o da tecnologia Very Deep Sub-Micron (VDSM), ? poss?vel integrar milh?es de transistores em uma ?nica ?rea de sil?cio. O fato desta elevada integra??o faz com que surjam novos tipos de defeitos durante a fabrica??o das mem?rias. Assim estes novos desafios exigem o desenvolvimento de novas metodologias de teste de SRAMs capazes n?o s? de detectarem defeitos associados a modelos funcionais, e tamb?m associados a resistive-open defects. Neste contexto, o desenvolvimento de novos e mais eficientes metodologias de teste de mem?ria ? extremamente importante para garantir tanto a qualidade do processo de fabrica??o como o seu correto funcionamento em campo. Assim, o objetivo deste trabalho ? desenvolver uma metodologia de teste que combina um algoritmo simplificado de March com sensores on-chip que monitoram o consumo de corrente est?tica da mem?ria. A avalia??o da viabilidade e efici?ncia da metodologia de teste proposta neste trabalho foi feita baseada em simula??es el?tricas de modelos de falhas aplicadas a um bloco de SRAM. Estas simula??es foram desenvolvidas com HSPICE e CosmosScope em ambiente Synopsys. A partir dos resultados obtidos, foi poss?vel verificar a capacidade de detec??o das falhas permanentes modeladas. A vantagem desta metodologia reside no desenvolvimento de um algoritmo h?brido de teste de mem?rias baseado fundamentalmente nos monitoramentos da tens?o (atrav?s de elementos March) e da corrente est?tica (atrav?s de sensores de corrente on-chip). O resultado desta combina??o ? um novo algoritmo de teste de SRAMs menos complexo, isto ?, capaz de detectar falhas em menor tempo de teste quando comparado com algoritmos existentes, ao passo que garante a mesma cobertura de falhas.

Made available in DSpace on 2015-04-14T13:56:25Z (GMT). No. of bitstreams: 1 443096.pdf: 6133830 bytes, checksum: 908c7fe6bab5b7e729af71ec9803c982 (MD5) Previous issue date: 2012-03-30 / The world we live today is very dependent of the technology advance and the Systemson- Chip (SoC) are one of the most important actors of this advance. As a consequence, the Moore's law has been outperformed due to this strong demand on the SoCs for growth, so that new silicon technologies has emerged along with new fault models that decreased the reliability of these devices. SoCs built using Very Deep Sub-Micron technology have a great number of interconnections, increasing the occurrence of Resistive-Open defects that occur on these interconnections up to the point where Resistive-Open defects have become the most important responsible for defective SoCs escaping the manufacturing tests. According to SIA Roadmap's projection, the area consumed by the SRAM on the SoC will be around 95% of the available area, knowing these memory have a great number of interconnections there is also a great probability of occurring Resistive-Open defects on the SRAM circuits which will compromise the overall SoC reliability. When found on SRAMs cells, these defects are able to cause dynamic and static functional faults according to its size, where static faults are sensitized by performing only one operation at the SRAM cell, while dynamic are sensitized by two or more operations. The most common manufacturing tests used to detect defective SoCs are today unable to detect dynamic faults caused by weak Resistive-Open defects. March test performs access on the memory with the intention of sensitizing the faults and detect them as consequence. Due to the higher number of operations necessary to sensitize dynamics faults, this test is not able to detect them properly. Another test is the Iddq test, which is able to detect the presence of defects by monitoring the overall current consumption of a SoC while it's being excited by a known vector of data on its inputs. The consumed current is compared to thresholds or to another similar device that is being excited on the same way. Iddq test is not able to distinguish the variations on current caused by process variations or defects presence. There is an other type of test using On-Chip Current Sensors (OCCS) with March tests that performs current monitoring on the circuits of the SoC and compare them with a threshold in order to set a ag when the monitored current gets higher or lower than a con gured thresholds. Because the mentioned test uses threshold, it is not able to detect Resistive-Open defects that could happen in any node, with any size, in the SRAM cell performing any operation. In this scenario the current consumption could be higher or lower than the defectless current consumption of a cell, making impossible to detect defects using thresholds. By all that, the objective of this dissertation is to propose a defect detection technique able to overcome the three mentioned limitations of preview explained tests. For that, OCCS are along with March test, but a Neighborhood Comparator Logic (NCL) has been included with the objective to perform the detections itself, removing from the OCCS the mission of nding defects. Now the OCCS is only responsible in converting the monitored current consumption signal to a one bit PWM digital signal. In this form, no threshold will be required because the NCL will obtain the reference of the correct current consumption (behavior reference) within the SRAM circuits, by comparing the neighboring cells and adopting the most common behavior as the reference one, so that it will detect those cells that behave di erently from the reference as defective ones. The neighborhood's cells are excited in a parallel form by the test processor, which performs a March test algorithm. The NCL, the OCCS and the March test, together, compose the proposed Resistive-Open detection technique, which has been validated on this work. As result, the proposed technique has shown being able to detect all of the 10 million defective cells of a 1Gbit SRAM containing the hardest defect to detect (small ones). No defective cell has escaped the simulated test and there was only 294,890 good cells being wasted, which represents 0.029% of the simulated SRAM cells. All of that, by costing only the equivalent to the area of 56 SRAM cells per monitored column and a manufacturing test that performs 5 operations per line of the SRAM. / O mundo de hoje ? cada vez mais dependente dos avan?os tecnol?gicos sendo os sistemas em chip (SoC, do ingl?s System-on-Chip) um dos principais alicerces desse avan?o. Para tanto que a lei de Moore, que previu que a capacidade computacional dos SoCs dobraria a cada ano, j? foi ultrapassada. Devido a essa forte demanda por crescimento novas tecnologias surgiram e junto novos modelos de falhas passaram a afetar a con abilidade dos SoCs. Os SoCs produzidos nas tecnologias mais avan?adas (VDSM - Very Deep Sub-Micron), devido a sua alta integra??o de transistores em uma ?rea pequena, passaram a apresentar um grande n?mero de interconex?es fazendo com que os defeitos do tipo Resistive-Open, que ocorrem nessas interconex?es, se tornassem os maiores respons?veis por SoCs com defeitos escaparem os testes de manufaturas. Ainda, segundo proje??es da SIA Roadmap, a ?rea consumida pela SRAM ser? em torno de 95% da ?rea utilizada por um SoC. E sabendo que essas mem?rias possuem in?meras interconex?es, existe uma grande probabilidade de ocorrer defeitos do tipo Resistive-Open em seus circuitos. Esses defeitos s?o capazes de causar falhas funcionais do tipo est?ticas ou din?micas, de acordo com a sua intensidade. As falhas est?ticas s?o sensibilizadas com apenas uma opera??o e as din?micas necessitam de duas ou mais opera??es para que sejam sensibilizadas. Os testes de manufatura mais utilizados para aferir a sa?de dos SoCs durante o processo de manufatura s?o hoje ine cientes frente aos defeitos do tipo Resistive-Open. O mais comum deles ? o March Test, que efetua opera??es de escrita e leitura na mem?ria com o objetivo de sensibilizar falhas e por m detect?-las, entretanto ? ine ciente para detectar as falhas do tipo din?micas porque ? necess?rio efetuar mais opera??es que o tempo dispon?vel permite para que essas falhas sejam sensibilizadas. Outro teste utilizado durante a manufatura chama-se teste de corrente quiescente (teste de Iddq), este monitora a corrente consumida do SoC como um todo durante a inje??o de vetores nos sinais de entrada, o consumo de corrente do chip ? comparado com limiares ou outro chip id?ntico sob o mesmo teste para detectar defeitos, entretanto n?o ? poss?vel distinguir entre varia??es inseridas, nos sinais monitorados, pelos defeitos ou pelos corners, que s?o varia??es nas caracter?sticas dos transistores fruto do processo de manufatura. E, por m, o ?ltimo teste que ? apresentado ? uma mistura dos dois testes anteriores, utiliza sensores de correntes e algoritmos de opera??es como em March Test onde que o defeito ? detectado pelos sensores de corrente embutidos quando a corrente monitorada ultrapassa dado limiar, embora esse teste tenha condi??es de detectar defeitos que causam falhas din?micas e de n?o sofrerem in u?ncia dos corners, ele ? ine caz ao detectar defeitos do tipo Resistive-Open que possam ocorrer em qualquer local, com qualquer tamanho de imped?ncia em uma SRAM executando qualquer opera??o, porque os defeitos do tipo Resistive-Open ora aumentam o consumo de corrente e ora o diminui de acordo com essas tr?s caracter?sticas citadas. Compara??es por limiares n?o t?m condi??es de contornar esta di culdade. Com tudo isso, o objetivo desta disserta??o de mestrado ? propor uma t?cnica de detec ??o de defeitos que seja capaz de vencer as tr?s limita??es dos testes convencionais de manufatura apontadas. Para a tarefa, sensores de corrente s?o utilizados associadamente com March Test, entretanto com o acr?scimo de uma L?gica Comparadora de Vizinhan?a (LCV) que tomar? para si a fun??o de detectar defeitos, deixando os sensores apenas encarregados em transformar a corrente anal?gica em um sinal digital e que tem a capacidade de eliminar a necessidade do uso de limiares, junto com as demais limita??es apontadas. A LCV monitora o comportamento de uma vizinhan?a c?lulas e, comparando-os entre si, acusa aquela ou aquelas c?lulas que se comportarem diferentemente das suas vizinhas como defeituosas, desta maneira a refer?ncia de comportamento correto ? obtida da pr?- pria vizinhan?a durante a execu??o do teste de manufatura, eliminando a necessidade de conhecimento pr?vio do tipo de dist?rbio causado pelos defeitos do tipo Resistive-Open, trazendo facilidade na hora de projetar o sistema de detec??o de defeitos e adicionado o poder de detectar qualquer defeito que gere altera??es no sinal de corrente consumida das c?lulas da SRAM. Neste contexto, o sensor de corrente tem apenas a fun??o de gerar o sinal digital, que ? de 1 bit para cada sinal monitorado (V dd e Gnd) e modulado em largura de pulso (PWM), assim a LCV tamb?m tem sua complexidade diminu?da, pois ? constitu?da por apenas portas l?gicas. A LCV e os sensores de corrente s?o utilizados durante o teste de manufatura, as compara??es que ocorrem na vizinhan?a s?o efetuadas paralelamente nas c?lulas da mem ?ria, ent?o o teste de manufatura necessita efetuar opera??es de acesso para excitar semelhantemente todas as c?lulas que participam da mesma vizinhan?a. O March Test ? um teste que efetua opera??es desta natureza e, portanto, ? utilizado para controlar a execu??o do teste e recolher os dados proveniente da LCV, que cont?m o resultado da detec??o efetuada em cada vizinhan?a. A LCV, o sensor de corrente e o March Test juntos comp?em a t?cnica de detec??o de defeitos proposta nesta disserta??o, e foram validados quanto as suas fun??es para comprovar que operam como projetados. Por m, a t?cnica proposta se mostrou capaz de detectar as 10 milh?es de c?lulas defeituosas (com o defeito mais dif?cil de detectar que causa falha funcional din?mica) em uma SRAM de 1Gbit, sem deixar passar nenhuma c?lula defeituosa pelo teste de manufatura, junto a isso, 294.890 c?lulas boas foram desperdi?adas, isto-?, foram dadas como defeituosas enquanto n?o tinham defeitos, o que representa apenas 0,029% de desperd?cio. Tudo isso, ao custo de ?rea equivalente a ?rea consumida por 56 c?lulas de mem?ria, por coluna monitorada, e ao custo de um teste de manufatura que executa apenas 5 opera??es em cada linha da SRAM.

Made available in DSpace on 2015-04-14T13:56:29Z (GMT). No. of bitstreams: 1 453332.pdf: 3256943 bytes, checksum: 802e693c7d7f8218ab7cad817e183d79 (MD5) Previous issue date: 2013-04-10 / With the evolution of CMOS technology, density and proximity between routing lines of integrated circuits (ICs) have increased substantially in the recent years. Slight variations in the manufacturing process, as the undesired connection between adjacent tracks and variations in threshold voltage due to changes in the lithographic process can cause the IC to behave anomalously. In this context, the development of new test methodologies, which are capable of providing high capacity fault detection in order to identify defects, becomes essential. Specifically when manufacturing ICs using technologies below 65nm, the use of test methodologies that aim at detecting delay faults is crucial, thus the production process does not cause a change in the resulting logic circuit's behaviour, but only a change in the circuit's timing. Thereby, this master thesis proposes the development of a methodology for the injection of delay faults in order to extract the delay fault coverage and to analyse the efficiency of existing methodologies for complex ICs. The proposed approach aims at guiding the insertion of delay faults into specific points of the IC. Such insertion points are results of the probabilistic variation in the manufacturing process of large-scale integrated circuits and can be used in modelling delay faults arising from such variations. Through the specification, implementation, validation and assessment of an emulation tool in the Field-Programmable Gate Array (FPGA) it will be possible to understand the degree of robustness of complex integrated systems against delay faults, extract the fault coverage and evaluate the efficiency of both test methodologies and techniques for fault tolerance. / Com a evolu??o da tecnologia CMOS, a densidade e a proximidade entre as linhas de roteamento dos Circuitos Integrados (CIs) foram incrementadas substancialmente nos ?ltimos anos. Pequenas varia??es no processo de fabrica??o, como liga??es indesejadas entre trilhas adjacentes e varia??es no limiar de tens?o dos transistores devido a altera??es no processo de litografia podem causar um comportamento an?malo no CI. Assim, o desenvolvimento de novas metodologias de teste capazes de proverem uma elevada capacidade de detec??o de falhas, oriundas a partir dos mais variados tipos de defeitos de manufatura tornaram-se essenciais nos dias de hoje. Especificamente diante de CIs fabricados a partir de tecnologias abaixo de 65nm, torna-se fundamental o uso de metodologias de teste que visam a detec??o de falhas de atraso, pois as varia??es no processo de produ??o n?o manifestam uma altera??o l?gica no comportamento do circuito resultante, e sim uma altera??o na temporiza??o do circuito. Neste contexto, esta disserta??o de mestrado prop?e o desenvolvimento de uma metodologia de inje??o de falhas de atraso com a finalidade de extrair a cobertura de falhas e analisar a efici?ncia de metodologias de teste desenvolvidas para CIs complexos. A metodologia proposta visa nortear a inser??o de falhas de atraso em pontos espec?ficos do CI. Esses pontos de inser??o s?o resultados do estudo de varia??es probabil?stica do processo de fabrica??o de CIs em larga escala e podem ser utilizados na modelagem de falhas de atraso decorrentes dessas varia??es. Atrav?s da especifica??o, implementa??o, valida??o e avalia??o de uma ferramenta de emula??o em Field Programmable Gate Array (FPGA), ser? poss?vel avaliar a robustez de sistemas integrados complexos frente a falhas de atraso, extrair a cobertura de falhas e avaliar a efici?ncia tanto de metodologias de teste quanto de t?cnicas de toler?ncia a falhas.

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