Made available in DSpace on 2014-01-28T01:01:26Z (GMT). No. of bitstreams: 1 000453332-Texto+Completo-0.pdf: 3256943 bytes, checksum: 802e693c7d7f8218ab7cad817e183d79 (MD5) Previous issue date: 2013 / With the evolution of CMOS technology, density and proximity between routing lines of integrated circuits (ICs) have increased substantially in the recent years. Slight variations in the manufacturing process, as the undesired connection between adjacent tracks and variations in threshold voltage due to changes in the lithographic process can cause the IC to behave anomalously. In this context, the development of new test methodologies, which are capable of providing high capacity fault detection in order to identify defects, becomes essential. Specifically when manufacturing ICs using technologies below 65nm, the use of test methodologies that aim at detecting delay faults is crucial, thus the production process does not cause a change in the resulting logic circuit's behaviour, but only a change in the circuit's timing. Thereby, this master thesis proposes the development of a methodology for the injection of delay faults in order to extract the delay fault coverage and to analyse the efficiency of existing methodologies for complex ICs. The proposed approach aims at guiding the insertion of delay faults into specific points of the IC. Such insertion points are results of the probabilistic variation in the manufacturing process of large-scale integrated circuits and can be used in modelling delay faults arising from such variations. Through the specification, implementation, validation and assessment of an emulation tool in the Field-Programmable Gate Array (FPGA) it will be possible to understand the degree of robustness of complex integrated systems against delay faults, extract the fault coverage and evaluate the efficiency of both test methodologies and techniques for fault tolerance. / Com a evolução da tecnologia CMOS, a densidade e a proximidade entre as linhas de roteamento dos Circuitos Integrados (CIs) foram incrementadas substancialmente nos últimos anos. Pequenas variações no processo de fabricação, como ligações indesejadas entre trilhas adjacentes e variações no limiar de tensão dos transistores devido a alterações no processo de litografia podem causar um comportamento anômalo no CI. Assim, o desenvolvimento de novas metodologias de teste capazes de proverem uma elevada capacidade de detecção de falhas, oriundas a partir dos mais variados tipos de defeitos de manufatura tornaram-se essenciais nos dias de hoje. Especificamente diante de CIs fabricados a partir de tecnologias abaixo de 65nm, torna-se fundamental o uso de metodologias de teste que visam a detecção de falhas de atraso, pois as variações no processo de produção não manifestam uma alteração lógica no comportamento do circuito resultante, e sim uma alteração na temporização do circuito. Neste contexto, esta dissertação de mestrado propõe o desenvolvimento de uma metodologia de injeção de falhas de atraso com a finalidade de extrair a cobertura de falhas e analisar a eficiência de metodologias de teste desenvolvidas para CIs complexos. A metodologia proposta visa nortear a inserção de falhas de atraso em pontos específicos do CI. Esses pontos de inserção são resultados do estudo de variações probabilística do processo de fabricação de CIs em larga escala e podem ser utilizados na modelagem de falhas de atraso decorrentes dessas variações. Através da especificação, implementação, validação e avaliação de uma ferramenta de emulação em Field Programmable Gate Array (FPGA), será possível avaliar a robustez de sistemas integrados complexos frente a falhas de atraso, extrair a cobertura de falhas e avaliar a eficiência tanto de metodologias de teste quanto de técnicas de tolerância a falhas.

A presente dissertação apresenta estudo sobre a geração de energia elétrica de baixa potência utilizando materiais piezelétricos, em particular pastilhas do modelo PZT-4. O sistema adotado é do tipo viga engastada com massa na extremidade livre da viga. Tem pastilhas piezelétricas (PZT) coladas a viga, e é submetido a forças externas harmônicas, em faixas de frequência de excitação na ordem de 0~35 Hz. O gerador de energia utiliza o conceito de energy harvesting, onde se retira do meio externo, energias que seriam perdidas. O objetivo geral é caracterizar o sistema piezelétrico para geração de energia elétrica de baixa potência. Um came-seguidor (shaker) é empregado para gerar o movimento mecânico (força externa). Sobretudo, é realizado um modelamento matemático da pastilha PZT empregando o conceito de Modelo de Circuito Equivalente – ECM (Equivalent Circuit Model). Também são apresentadas algumas topologias de circuitos condicionadores do sinal AC-DC, onde o modelo empregado foi Chaveamento Híbrido Sincronizado de Extração de Energia no Indutor – HSSHI (Hybrid Synchronized Switch Harvesting on Inductor). Duas frequências de excitação foram investigadas 2,5 Hz e 19,5 Hz. Os resultados são apresentados e discutidos por meio de gráficos, tais como: resposta em frequência da aceleração, aceleração do sistema, resposta em frequência da admitância, tensão gerada, corrente elétrica, tempo de carga de capacitores e potência elétrica gerada na saída do circuito. A contribuição deste trabalho foi apresentar a caracterização do comportamento eletromecânico de um sistema piezelétrico para geração de energia elétrica para as duas frequências de excitação estudadas. A pesquisa apresenta a involução das relações entre alguns parâmetros nas duas frequências, como: resposta em frequência de excitação, com relação igual a 87,5 e relação de potência elétrica gerada igual a 1,07. / This dissertation presents a study on low power electricity generation using piezoelectric materials, in particular patches of PZT-4 model. The system adopted is of the type cantilever beam with a mass on the free end of the beam. It has piezoelectric patches glued to the beam and is subjected to external forces harmonics in the excitation frequency bands in the order of 0~35 Hz. The energy generator uses the concept of energy harvesting, which withdraws from the external environment, energy that would otherwise be lost. The overall objective is to characterize the piezoelectric system for generating electricity from low power. A cam follower (shaker) was used to generate mechanical motion (external force). Above, is an accomplished mathematical modeling of the PZT patches employing the concept of Equivalent Circuit Model – ECM. Some topologies conditioners circuits of AC-DC signal are also presented, where the model was employed Hybrid Synchronized Switch Harvesting on Inductor. Two excitation frequencies were investigated 2.5 Hz and 19.5 Hz. The results presented and discussed through graphs: of frequency response of acceleration, acceleration of the system, frequency response of admittance, generated voltage, electric current, charging time of capacitors and electrical power generated in the output of the circuit. The contribution of this research was to present the characterization of the electromechanical behavior of a piezoelectric system to generate electricity for the two studied excitation frequencies. The research presents the involution the relationships of some parameters, such as frequency response of excitement, with ratio equal to 87.5 and electric power generated ratio equal to 1.07.

CAPES / Este trabalho apresenta um estudo voltado ao projeto e desenvolvimento de um emulador de painéis fotovoltaicos. O emulador é composto por uma fonte de alimentação de 4 kW capaz de fornecer tensões e correntes cujo comportamento se assemelha ao comportamento de um arranjo de painéis fotovoltaicos. A estrutura de potência da fonte de alimentação é constituída por um conversor CC-CC Full-Bridge trifásico. Este conversor, isolado em alta frequência, garante menor volume e segurança para um equipamento de laboratório. Estima-se que este trabalho possa ser aplicado no teste de inversores fotovoltaicos com métodos de MPPT com respostas dinâmicas de até 300Hz. A estratégia de controle se baseia na solução numérica do modelo matemático de uma célula fotovoltaica de onde se extrai uma referência de corrente que, a partir de adequações, é imposta à carga ligada ao emulador. Desta forma, é apresentada uma metodologia de projeto da fonte de alimentação proposta. Por fim, são apresentados os resultados práticos que comprovam a funcionalidade do emulador. / This work presents a study, design, and development of a 4 kW photovoltaic array emulator. The emulator is composed of a power supply capable of delivering voltages and currents whose behavior resembles the behavior of a photovoltaic array. The structure of this power supply consists of a three-phase full-bridge DC-DC converter. This high frequency isolated converter provides a smaller volume and ensures safety for laboratory equipment. This work can be applied to test photovoltaic inverters with MPPT methods and dynamic responses up to 300Hz. The control strategy is based on the numerical solution of the mathematical model of a photovoltaic cell from which is extracted a reference current to the control of the emulator. The methodology applied to design the proposed power supply is also presented. Finally, the design, simulation, and practical results of the emulator are shown to prove its operation.

Made available in DSpace on 2013-08-07T18:53:02Z (GMT). No. of bitstreams: 1 000407756-Texto+Completo-0.pdf: 1790642 bytes, checksum: 336376143b2d186c09e1cfa0d540851d (MD5) Previous issue date: 2008 / The constant technology process improvement has remarkably reduced the transistor geometry and power supply levels in the integrated circuits. In high-density circuits operating at low voltage, the memory cells are able to store information with less capacitance, which means that less charge or current is required to store the same data. During the storage period, the data involved are likely to suffer influence of media, such as electromagnetic interference, radiation or even failures of the hardware involved. The fault is characterized as a reversal of one or more bits of data stored in a memory. Consequently, the data might fail, leading to mistakes in the use of these data. One way of solving these problems is the use of error correction codes. An error correction code is, in essence, an organized way to add something extra to every information that you want to store, allowing, the recovery of the same information, detecting and correcting any errors found. Most error correction codes in use are designed to correct random errors, that is, errors that occur independently of the location of other errors. However, in many situations, errors can occur in bursts. Generally, random error correction codes are not efficient for correction of errors in burst, and the reciprocal is also true. From the various methods proposed in the literature for rectifying these two types of errors, the most effective is interleaving. The interleaving is a method that can be implemented both in hardware and in software. This method is mainly made up of a reordering of the bits and runs earlier in the storage memory (interleaver) and in reading, the bits are reordered again, that is, they are placed back into its original position (deinterleaver). This causes an increase in the rate of detection and correction of these errors, because if there is a concentrated interference (burst errors) in a memory, for example, during storage, in the operation of reading, to getting the deinterleaving, errors are exposed in a distributed manner, appearing as random errors to the decoder. This dissertation presents a proposal that combines the use of Error Detection And Correction Codes widely referenced in literature (Hamming, Extended Hamming, Reed-Muller and Matrix) associated with the technique of interleaving applied to hardware, aiming to increase the capacity of detection and correction of burst errors (Concentrated errors). The implementation of bit-flip testing failures, applied to the error correction techniques, showed that association these techniques have been effective also for burst errors. / O constante avanço no processo de fabricação de circuitos integrados tem reduzido drasticamente a geometria dos transistores e os níveis das tensões de alimentação. Em circuitos de alta densidade operando a baixa tensão, as células de memória são capazes de armazenar informação com menos capacitância, o que significa que menos carga ou corrente é necessária para armazenar os mesmos dados. Durante o período de armazenamento, os dados envolvidos estão suscetíveis a sofrerem influência de meio, tais como interferências eletromagnéticas, radiações ou até mesmo falhas do próprio hardware envolvido. A falha é caracterizada como uma inversão de um ou mais bits de um dado armazenado na memória. Conseqüentemente, os dados poderão apresentar falhas, que provocarão erros e comprometerão a utilização destes dados. Uma forma de resolução destes problemas é a utilização de Códigos Corretores de Erros. Um Código Corretor de Erros é, em essência, um modo organizado de acrescentar algum dado adicional a cada informação que se queira armazenar e que permita, ao recuperarmos a mesma, detectar e corrigir os erros encontrados. A maioria dos Códigos Corretores de Erro em uso são desenvolvidos para corrigirem erros aleatórios, isto é, erros que ocorrem de maneira independente da localização de outros erros. Contudo, em muitas situações, os erros podem aparecer em rajadas. De uma maneira geral, Códigos Corretores de Erros aleatórios não se constituem na forma mais adequada e eficiente para correção de erros em rajadas, e a recíproca também é verdadeira. Dos vários métodos propostos pela literatura, para corrigirmos simultaneamente estes dois tipos de erros, o mais efetivo é o Embaralhamento. O Embaralhador é um algoritmo, um método que pode ser implementado tanto em hardware quanto em software. É essencialmente constituído por um reordenamento dos bits e é executado anteriormente ao armazenamento em memória (Embaralhador) e na leitura, os bits são novamente reordenados, ou seja, são colocados novamente em sua posição original (Desembaralhador). Isto provoca um aumento na taxa de detecção e correção destes erros, uma vez que se houver uma interferência concentrada (rajada de erros) em uma memória, por exemplo, durante o armazenamento, na operação de leitura, ao se fazer o desembaralhamento, os erros ficam expostos de forma distribuída, aparecendo como erros aleatórios ao decodificador. Esta dissertação apresenta uma proposta que combina a utilização de Códigos de Detecção e Correção de erros amplamente referenciados na literatura (Hamming, Hamming Estendido, Reed-Muller e Matrix) associados à técnica de Embaralhamento aplicada a Hardware, com o objetivo de aumentar a capacidade de detecção e correção de erros em rajada (erros concentrados). A execução dos testes de injeção de falhas do tipo bit-flip, aplicadas às técnicas corretoras de erros utilizadas nesta dissertação, mostraram que com a associação da técnica de Embaralhamento as mesmas passaram a ser eficientes também para erros em rajadas.

Made available in DSpace on 2013-08-07T18:53:31Z (GMT). No. of bitstreams: 1 000425449-Texto+Completo-0.pdf: 1505039 bytes, checksum: 6f49f42dd2094687edefde36dcdef070 (MD5) Previous issue date: 2010 / Currently it’s possible to observe that the area devoted to memory elements in embedded systems (Systems-on-Chip, SoC) occupies the largest portion of the integrated circuits and due to the advance in Very Deep Sub-Micron (VDSM) technology is possible to integrate millions of transistors on a single area. The high integration causes new types of defects not only during the fabrication, but also during the lifetime of memories. These new challenges require the development of new methodologies to test SRAMs able not only to detect faults associated with functional models in memories, but also associated with resistive-open defects. In this context, the development of more efficient and effective methodologies is extremely important to ensure the quality of the manufacturing process and the field operation. Thus, the objective of this work is to develop an innovative test technique based simultaneously on the coupling of existing March tests with built-in current sensors to monitor static current dissipation. The validation of the test methodology proposed in this work was based on electrical simulations of a SRAM, where resistors were placed into cells to induce abnormal current consumption. Simulations were performed in HSPICE and COSMOS under the Synopsys framework. From the obtained results, we verify the detection capability of the proposed test strategy with respect to permanent faults generated in the SRAM. Clearly, the advantage of the proposed methodology was the reduced test complexity, i. e., the reduced test application time required to detect the target faults in comparison with existing algorithms, while maintaining the same fault coverage. / Atualmente é possível observar que a área dedicada a elementos de memória em sistemas embarcados (Systems-on-Chip, SoC) ocupa a maior porção dos circuitos integrados e com o avanço da tecnologia Very Deep Sub-Micron (VDSM), é possível integrar milhões de transistores em uma única área de silício. O fato desta elevada integração faz com que surjam novos tipos de defeitos durante a fabricação das memórias. Assim estes novos desafios exigem o desenvolvimento de novas metodologias de teste de SRAMs capazes não só de detectarem defeitos associados a modelos funcionais, e também associados a resistive-open defects. Neste contexto, o desenvolvimento de novos e mais eficientes metodologias de teste de memória é extremamente importante para garantir tanto a qualidade do processo de fabricação como o seu correto funcionamento em campo. Assim, o objetivo deste trabalho é desenvolver uma metodologia de teste que combina um algoritmo simplificado de March com sensores on-chip que monitoram o consumo de corrente estática da memória. A avaliação da viabilidade e eficiência da metodologia de teste proposta neste trabalho foi feita baseada em simulações elétricas de modelos de falhas aplicadas a um bloco de SRAM. Estas simulações foram desenvolvidas com HSPICE e CosmosScope em ambiente Synopsys. A partir dos resultados obtidos, foi possível verificar a capacidade de detecção das falhas permanentes modeladas. A vantagem desta metodologia reside no desenvolvimento de um algoritmo híbrido de teste de memórias baseado fundamentalmente nos monitoramentos da tensão (através de elementos March) e da corrente estática (através de sensores de corrente on-chip).O resultado desta combinação é um novo algoritmo de teste de SRAMs menos complexo, isto é, capaz de detectar falhas em menor tempo de teste quando comparado com algoritmos existentes, ao passo que garante a mesma cobertura de falhas.

Este trabalho tem o objetivo de, inicialmente, fazer uma análise das fontes de radiação relevantes para aplicações de circuitos integrados em ambientes aeroespaciais. Em seguida se discute o efeito da radiação ionizante sobre estes circuitos integrados. Para o estudo do caso foi realizado o projeto de um amplificador operacional de dois estágios para as tecnologias de 350nm e 130nm, no qual foi testado, através de simulação elétrica, o efeito de dose ionizante total, verificando seu impacto sobre o desempenho destes. O efeito da dose total foi testado inicialmente de maneira simples, alterando-se os valores da tensão de limiar (VTh), bem como adicionada corrente de fuga em cada transistor, para o valor de radiação testado, conforme dados disponíveis na literatura. Em seguida foi realizada a análise de pequenos sinais para ambos os amplificadores, com o objetivo de verificar a degradação de desempenho. Em um segundo momento se repetiu a análise de pequenos sinais, porém juntamente com a análise de Monte Carlo, também em ambos os amplificadores. A análise de Monte Carlo permitiu verificar o comportamento do amplificador no caso em que há uma componente aleatória no impacto da radiação sobre o desempenho do circuito. Isto é, a situação em que os parâmetros dos transistores não são afetados (alterados) de maneira idêntica. Por fim, através da simulação elétrica, foi possível identificar as partes do amplificador operacional mais sensíveis à radiação, relacionando as com o descasamento dos transistores casados devido a radiação. / This work aims at, initially, make a brief review on the main radiation sources of relevance for integrated circuits operating in aero-space environments. The effect of ionizing radiation on MOS devices is also discussed. The design of a two stages operational amplifier of 350nm and 130nm technology is also performed. The response of the operational amplifier to total ionizing dose (TID) will be evaluated trough electric simulation. This effect will be initially evaluated in a simple way, that is, changing its threshold voltage (Vth) values and adding a leakage current in each transistor, according to the data found in the literature. Then the small signal analyses of is performed in both amplifiers, in order to evaluate the performance degradation. In a second moment the small signal analyses is repeated but now in the context of Monte Carlo simulations, in order to evaluate the situation in which the radiation does not change the parameters of all transistors by exactly the same amount. Finally, further electrical simulations are performed in order to identify the components of the operational amplifier that are most sensitive to radiation relating to the mismatch of transistors married due to radiation.

Orientador: Jose Geraldo Chiquito / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-21T20:45:09Z (GMT). No. of bitstreams: 1 Fasolo_SandroAdriano_M.pdf: 6533753 bytes, checksum: 09d090d85a0fa234d033ea3dcf1a71ef (MD5) Previous issue date: 1996 / Resumo: O trabalho teve como objetivo o estudo, projeto e construção de um sistema de comunicação via rádio. A faixa de freqüências de transmissão é de 240 MHz até 260 MHz, em passos de 100 kHz. A modulação utilizada é do tipo FSK binária, com desvio de freqüência da portadora de :t 50 kHz. O sinal de transmissão é gerado por multiplicadores de freqüência e por um sintetizador de freqüência. As estabilidades de freqüências dos osciladores são obtidas com a utilização de cristais piezoelétricos. Discutimos a teoria e os projetos dos circuitos do transmissor e do receptor. Apresentamos a análise de alguns circuitos utilizando o programa de simulação de circuitos eletrônicos PSPICE. A potência média de RF obtida no estágio de saída foi de 200mW / Abstract: Not informed. / Mestrado / Eletronica e Comunicações / Mestre em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-13T17:14:06Z (GMT). No. of bitstreams: 1 Pfrimer_FelipeWalterDafico_M.pdf: 6672508 bytes, checksum: 39acf3b2b29bc9b6447f7b7c9e599b28 (MD5) Previous issue date: 2009 / Resumo: Neste trabalho é apresentado o projeto de uma plataforma eletromecânica que simula um movimento de entorse de tornozelo para que, dessa maneira, seja possível determinar o tempo de resposta eletromiográfica dos músculos do tornozelo. Foi apresentada e desenvolvida uma nova técnica de medida do tempo inicial do movimento do tornozelo (quando a plataforma inicia o movimento de queda). Esta técnica usa um potenciômetro de precisão para medir a posição angular da plataforma que está em queda em função do tempo. Foram projetadas duas placas de aquisição. A primeira placa, que tem a função de medir a reação muscular do tornozelo, é basicamente um eletromiógrafo. A segunda é capaz de medir a proporção de peso sobre um dos pés do paciente e o ângulo de torção. Ambas comunicam-se com um computador, através de portas USB, onde um programa, desenvolvido em Labview, especialmente criado para o sistema, recebe e interpreta os dados dos sensores. O sistema foi testado com indivíduos que não apresentavam histórico de entorse de tornozelo, tendo sido obtidos ótimos resultados. O eletromiógrafo desenvolvido como parte da plataforma pode ser usado separadamente, em qualquer outra aplicação onde seja desejado realizar medidas de eletromiografia. / Abstract: This work presents the design of a electromechanical platform that simulates an ankle sprain movement in order to measure the electromyographic time response of the ankle muscles. A new technique was employed to measure the initial time of the ankle movement, when the platform starts to fall. This technique uses a precision potentiometer to measure the angular position of the falling platform, so that all mechanical errors which are inherent to the system and cause errors in the evaluation of the initial time of the movement can be totally eliminated. Two data-acquisition boards were designed and implemented. The first board measures the reaction of the ankle muscles, and is basically an electromyograph. The second board is measures both the weight on each feet of the patient, and the angular position of the falling platform as a function of the time. Both signal processing boards communicate with a computer through USB ports, where a software especially created for the system, developed in LabVIEW, receives and calculates several parameters from the data acquired from sensors. The system was tested in subjects without ankle sprain history, presenting excellent results. The electromyograph, developed as a part of the platform, can be used in stand-alone mode, in any application where electromyographic measurements are necessary. / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Eduardo Tavares Costa / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-14T01:45:18Z (GMT). No. of bitstreams: 1 SalinetJunior_JoaoLoures_M.pdf: 5974402 bytes, checksum: d82e2a2b0c6f65d111327247ff86a1e4 (MD5) Previous issue date: 2009 / Resumo: Os equipamentos de imagem por ultra-som associam diferentes técnicas e provêm informações não só das estruturas anatômicas como também do estado funcional dos diversos sistemas, em tempo real, com excelente qualidade de imagem. Isto se deve ao desenvolvimento de transdutores cada vez mais aprimorados e, ainda, da utilização de eletrônica digital, analógica e mista com microprocessadores, processadores digitais de sinais (DSPs - digital signal processors) e lógica programável (FPGAs - field programmable gate arrays) cada vez mais rápidos e potentes, aliados à utilização de novas técnicas de processamento digital de sinais e de imagens. O presente trabalho teve como objetivo o desenvolvimento de circuitos de acionamento de elementos cerâmicos de transdutores matriciais. Estes circuitos são responsáveis pela geração e recepção de ondas ultra-sônicas e foram desenvolvidos utilizando técnicas de projetos específicos de placas de circuito impresso de alta freqüência e multicamadas. Foram utilizados componentes SMD (surface-mounted devices) para redução do tamanho do hardware. O sistema é formado por um circuito de controle, uma placa de interligação, uma fonte de alimentação com 10 níveis de tensão, e duas placas de circuito impresso (PCI) contendo os circuitos de transmissão e de recepção (4 canais) para transdutores de ultra-som matriciais. No circuito de controle foi utilizada a linguagem de descrição de hardware VHDL. Este circuito de controle é capaz de executar a variação de largura de pulso, taxa de repetição e defasagem de acionamento dos elementos do transdutor matricial para focalização e deflexão do feixe acústico. Os circuitos de transmissão geram pulsos de até +65V e são disparados pelos pulsos digitais do circuito de controle (mínimo de 20ns de largura). Os circuitos de proteção são eficientes atenuando os pulsos de alta tensão na entrada do circuito de recepção e permitindo a passagem dos ecos. Os circuitos de recepção são formados por circuitos integrados de tecnologia mista (analógico e digital) com faixa de passagem de 100 MHz, baixo ruído e ganho máximo de 70dB. Este ganho pode ser configurado através dos três estágios de amplificação independentes do componente utilizado (LNA, VCA e PGA). O sistema foi testado em laboratório e apresentou desempenho adequado, mostrando-se versátil, permitindo seu uso com transdutores matriciais e mostrando-se interessante ferramenta para laboratórios de ensino e pesquisa em ultra-som. / Abstract: Ultrasound image equipments associate different techniques to provide not only anatomical but also functional information of body parts and organs in real time and with excellent image quality. This is due to great advances in transducer technology and also to digital and analog electronics with the use of microcomputers, digital signal processors (DSPs) and field programmable gate arrays (FPGAs) even faster and powerful, allied to new digital signal and image processing techniques. The objective of the present work was the development and construction of circuits to actuate on piezoelectric ceramic transducer arrays. The circuits are able to generate and receive ultrasound waves and were developed with techniques for high frequency multilayer printed circuit boards. In order to reduce hardware size it was used surface mounted devices (SMD). The system consists of a control circuit, a interconnection board, power supply (10 different voltage), two four channel printed circuit boards with the transmission and reception circuits to be used with transducer arrays. It was used VHDL for hardware description language and the control circuit defines pulse width, repetition rate and temporal phasing for activation of each element of the transducer array enabling focusing and ultrasound beam in different directions. The transmission circuits generate pulses up to +65V that are triggered by the control circuit (20 ns minimum pulse width). The protection circuit is very efficient avoiding high tension electrical surges. The reception circuits have mixed technologies (analog and digital integrated circuits) with 100 MHz bandwidth , low noise and up to 70 dB gain. This gain can be programmed through 3 independent amplification stages (LNA, VCA and PGA). The system has been tested in laboratory and presented adequate performance, being versatile and allowing its use with array transducers becoming an interesting tool for education and research purposes. / Mestrado / Engenharia Biomedica / Mestre em Engenharia Elétrica

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado profissional) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecânica / Made available in DSpace on 2018-08-19T02:39:39Z (GMT). No. of bitstreams: 1 Orlof_WagnerdeCamargo_M.pdf: 10293340 bytes, checksum: 185cfc2f0630862653a1cd2ffedf8ef4 (MD5) Previous issue date: 2011 / Resumo: Este trabalho propõe o desenvolvimento de um circuito de condicionamento de sinais para sensores automotivos. O desenvolvimento proposto visa resolver um problema de falta de flexibilidade dos circuitos de condicionamento dos módulos eletrônicos de controle usados na indústria automobilística. Foram analisadas também soluções encontradas na literatura científica em comparação com o cenário do problema apresentado. Para comprovação da hipótese da solução proposta, foi desenvolvido um protótipo do condicionador universal de sinais baseado em um microcontrolador SOC (system on chip). Dentro do universo de sensores automotivos e circuitos de condicionamento estudados, foram escolhidos três com características elétricas totalmente distintas, para os quais foram desenvolvidos os respectivos circuitos de condicionamento. Os circuitos foram caracterizados nos blocos analógicos e digitais de um microcontrolador PSoC (Programmable system on chip), que é um componente da empresa Cypress que possui um sistema completo no circuito integrado. Foi utilizada uma quantidade mínima de componentes externos ao microcontrolador para permitir a conexão dos sensores ao circuito. Também foi desenvolvido um "firmware" para controlar o carregamento das configurações de "hardware" para cada circuito de condicionamento. O resultado final foi um dispositivo condicionador universal capaz de se configurar conforme o sensor a ser conectado, selecionado através de entradas digitais. Foram realizados testes experimentais de funcionamento dos circuitos e da influência da temperatura no condicionador. O protótipo desenvolvido mostrou ser uma boa solução uma vez que foi capaz de condicionar adequadamente os sinais dos três tipos de sensores selecionados, um de cada vez / Abstract: This paper proposes the development of a signal conditioning circuit for automotive sensors. The proposed development aims to solve a problem of lack of flexibility in the conditioning circuits for electronic control modules used in the automotive industry. Solutions were also analyzed in the literature compared with the scenario of the problem. To prove the hypothesis of the proposed solution, it was developed a prototype of the universal signal conditioner based on a microcontroller SOC (system on chip). Within the universe of automotive sensors and conditioning circuits studied were chosen three sensors with totally different electrical characteristics, which were developed their conditioning circuits. The circuits were characterized in analog and digital blocks of a microcontroller PSoC (Programmable System on Chip), which is a component of the Cypress company that has a complete system on chip. A minimal amount of external components were used just to allow the microcontroller connection with the sensors. Also it was developed a "firmware" to control the loading of the settings of "hardware" for each conditioning circuit. The final result was a universal conditioner device capable to self reconfigure as the sensor to be connected, selected via digital inputs. Tests were conducted experimental operation of the circuits and the influence of temperature in the conditioner. The prototype proved to be a good solution since it was able to properly condition the signals from three types of sensors selected, one at a time / Mestrado / Eletrônica / Mestre em Engenharia Automobilistica