Orientador: Nobuo Oki / Banca: Carlos Antonio Alves / Banca: Ailton Akira Shinoda / Banca: José Raimundo de Oliveira / Banca: José Ricardo Descardeci / Resumo: Sintetizadores de frequência são circuitos críticos usados largamente em muitas aplicações de temporização. Circuitos PLL apresentam uma boa solução para temporização, mas utilizam geralmente blocos analógicos que são facilmente influenciados em desempenho devidos a instabilidades inerentes aos processos de fabricação e ruídos. Com a evolução dos circuitos e ferramentas para sistemas digitais foi possível a implementação de circuitos que utilizem somente recursos digitais tais como os DLL. Um dos papéis dos sintetizadores é equalizar a fase de um sinal de clock em relação a uma segunda referência adicionando fase entre os sinais. Este trabalho tem como objetivo o desenvolvimento de um circuito DLL com arquitetura flexível e programável para utilização no ajuste de fase e recuperação de sinais. Os blocos digitais foram implementados utilizando ferramentas de alto nível de abstração para avaliação do comportamento funcional. O objetivo final é a implementação do circuito validado em tecnologia CMOS 350 nm da AMS / Abstract: Frequency Synthesizers are critical circuits widely used in timing applications. PLLs devices had showed a good solution for timing, but they normally because the use analog building blocks that are often influenced by the subtract building process and noises. Nevertheless, after the evolution of complex circuits and development tools it had been possible the implementation of systems that implement only digital resource such as DLL. One of major goals of synthesizers is to equalize the phase between a clock signal and a second reference. This work aims to develop DLL devices that are built in a flexible and reprogrammable architecture for using in decrements or increments in the phase and clock recovery. Digital blocks were implemented using high level abstraction tools for analysis of functional behavior. The main objective is the circuit implementation and validations in CMOS .35 AMS process / Doutor

Este trabalho apresenta um estudo sobre a degradação de parâmetros elétricos de transistores CMOS tecnologia 0,35 μm, fabricados com o processo AMS C35B4, devido aos efeitos de dose total ionizante. Os efeitos de dose total são resultado do acúmulo de cargas em estruturas dielétricas de dispositivos semicondutores; em transistores MOS, este acúmulo de carga afeta parâmetros elétricos como a tensão de limiar, subthreshold swing, ruído 1/f, corrente de fuga e mobilidade efetiva dos portadores de carga. Com o objetivo de mensurar o impacto dos efeitos de dose total em transistores CMOS 0,35 μm, foi realizado um ensaio de irradiação, submetendo-se transistores de uma tecnologia comercial à radiação ionizante e realizando a caracterização destes dispositivos para diferentes doses totais acumuladas. Os resultados obtidos indicam a degradação dos transistores devido aos efeitos de dose total, bem como apontam a influência da polarização dos dispositivos durante o ensaio de irradiação nesta degradação. Estes resultados podem ser utilizados para, através de simulação elétrica de circuitos, estimar a tolerância à dose total de uma determinada topologia de circuito ou sistema. / This work presents a study on the degradation of electrical parameters of 0,35 μm CMOS transistors, fabricated with an AMS C35B4 process, due to total ionizing dose (TID) effects. The TID effects are the result of the trapping of charges in dielectric structures of semiconductor devices; in MOS transistors, this charge trapping affects electrical parameters such as threshold voltage, subthreshold swing, 1/f noise, leakage current and carrier effective mobility. In order to measure the impact of TID effects on electrical parameters of 0,35μm CMOS transistors, an irradiation test was performed, exposing transistors from a commercial technology to ionizing radiation and characterizing these devices under different total doses. The results obtained in this work indicate transistor degradation due to TID effects, as well as the impact of device polarization during the irradiation test on transistor degradation. These results may be used, through electrical simulation of circuits, to estimate the impact of TID effects on the operation of a circuit or system.

No regime em nanoescala da tecnologia VLSI, o desempenho dos circuitos é cada vez mais afetado pelos fenômenos de variabilidade, tais como variações de parâmetros de processo, ruído da fonte de alimentação, ruído de acoplamento e mudanças de temperatura, entre outros. Variações de fabricação podem levar a diferenças significativas entre circuitos integrados concebidos e fabricados. Devido à diminuição das dimensões dos componentes, o impacto das variações de dimensão crítica tende a aumentar a cada nova tecnologia, uma vez que as tolerâncias de processo não sofrem escalonamento na mesma proporção. Muitos estudos sobre a forma como a variabilidade intrínseca dos processos físicos afeta a funcionalidade e confiabilidade dos circuitos têm sido realizados nos últimos anos. Uma vez que as variações de processo se tornam um problema mais significativo devido à agressiva redução da tecnologia, uma mudança da análise determinística para a análise estatística de projetos de circuitos pode reduzir o conservadorismo e o risco que está presente ao se aplicar a técnica tradicional. O objetivo deste trabalho é propor um método capaz de predizer a variabilidade no atraso de redes de transistores e portas lógicas sem a necessidade da realização de simulações estatísticas consideradas caras em termos computacionais. Este método utiliza o modelo de atraso de Elmore e a técnica de Asymptotic Waveform Evaluation (AWE), considerando as resistências dos transistores obtidas em função das variações das tensões de limiar dos transistores no arranjo. Uma pré-caracterização foi realizada em algumas portas lógicas de acordo com a variabilidade de seu desempenho causados por variações da tensão de limiar dos transistores a partir de simulações Monte Carlo. Uma vez que existem vários tipos de arranjos de redes de transistores e esses arranjos apresentam um comportamento diferente em termos de atraso, consumo de energia, área e variabilidade dessas métricas, torna-se muito útil identificar os circuitos nos quais as redes de transistores são menos influenciadas pelas variações em seus parâmetros. O modelamento da variabilidade do atraso é feita através de 2K simulações DC para a rede “pull-up”, 2N simulações DC para a rede “pull-down” (K e N são os números de transistores de cada rede) e uma simulação transiente para cada porta lógica, o que leva apenas alguns segundos no total. O objetivo de toda a análise é fornecer orientações para a geração de redes lógica ótimas que oferecem baixa sensibilidade às variações de seus parâmetros. / In the nanoscale regime of VLSI technology, circuit performance is increasingly affected by variational effects such as process variations, power supply noise, coupling noise and temperature changes. Manufacturing variations may lead to significant discrepancies between designed and fabricated integrated circuits. Due to the shrinking of design dimensions, the relative impact of critical dimension variations tends to increase with each new technology generation, since the process tolerances do not scale in the same proportion. Many studies on how the intrinsic variability of physical processes affect the functionality and reliability of the circuits have been done in recent years. Since the process variations become a more significant problem because of the aggressive technology scaling, a shift from deterministic to statistical analysis for circuit designs may reduce the conservatism and risk that is present while applying the traditional technique. The purpose of the work is to propose a method that accounts for the deviation in the performance of transistors networks and logic gates without the need of performing computationally costly simulations. The estimation method developed uses the Elmore Delay model and the Asymptotic Waveform Evaluation (AWE), by considering the resistances of transistors obtained as functions of threshold voltages variations of the transistors in the arrangement. A pre-characterization was performed in some logic gates according to their performance variability caused by variations in the threshold voltage of the transistors by running Monte Carlo simulations. Since there are several kinds of transistor networks arrangements and they present different behavior in terms of delay, power consumption, area and variability of these metrics, it is very useful to identify circuits with such arrangements of transistors that are less influenced by variations in their parameters. The delay variability modeling relies on (2K) DC simulations for the pull-up network, (2N) DC simulations for the pull-down network (K and N are the number of transistors in the pull-up and pull-down network, respectively) and on a single transient simulation for each gate, which take only a few seconds altogether. The goal of the whole analysis is to provide guidelines for the generation of optimal logic networks that present low sensitivity to variations in their parameters.

No regime em nanoescala da tecnologia VLSI, o desempenho dos circuitos é cada vez mais afetado pelos fenômenos de variabilidade, tais como variações de parâmetros de processo, ruído da fonte de alimentação, ruído de acoplamento e mudanças de temperatura, entre outros. Variações de fabricação podem levar a diferenças significativas entre circuitos integrados concebidos e fabricados. Devido à diminuição das dimensões dos componentes, o impacto das variações de dimensão crítica tende a aumentar a cada nova tecnologia, uma vez que as tolerâncias de processo não sofrem escalonamento na mesma proporção. Muitos estudos sobre a forma como a variabilidade intrínseca dos processos físicos afeta a funcionalidade e confiabilidade dos circuitos têm sido realizados nos últimos anos. Uma vez que as variações de processo se tornam um problema mais significativo devido à agressiva redução da tecnologia, uma mudança da análise determinística para a análise estatística de projetos de circuitos pode reduzir o conservadorismo e o risco que está presente ao se aplicar a técnica tradicional. O objetivo deste trabalho é propor um método capaz de predizer a variabilidade no atraso de redes de transistores e portas lógicas sem a necessidade da realização de simulações estatísticas consideradas caras em termos computacionais. Este método utiliza o modelo de atraso de Elmore e a técnica de Asymptotic Waveform Evaluation (AWE), considerando as resistências dos transistores obtidas em função das variações das tensões de limiar dos transistores no arranjo. Uma pré-caracterização foi realizada em algumas portas lógicas de acordo com a variabilidade de seu desempenho causados por variações da tensão de limiar dos transistores a partir de simulações Monte Carlo. Uma vez que existem vários tipos de arranjos de redes de transistores e esses arranjos apresentam um comportamento diferente em termos de atraso, consumo de energia, área e variabilidade dessas métricas, torna-se muito útil identificar os circuitos nos quais as redes de transistores são menos influenciadas pelas variações em seus parâmetros. O modelamento da variabilidade do atraso é feita através de 2K simulações DC para a rede “pull-up”, 2N simulações DC para a rede “pull-down” (K e N são os números de transistores de cada rede) e uma simulação transiente para cada porta lógica, o que leva apenas alguns segundos no total. O objetivo de toda a análise é fornecer orientações para a geração de redes lógica ótimas que oferecem baixa sensibilidade às variações de seus parâmetros. / In the nanoscale regime of VLSI technology, circuit performance is increasingly affected by variational effects such as process variations, power supply noise, coupling noise and temperature changes. Manufacturing variations may lead to significant discrepancies between designed and fabricated integrated circuits. Due to the shrinking of design dimensions, the relative impact of critical dimension variations tends to increase with each new technology generation, since the process tolerances do not scale in the same proportion. Many studies on how the intrinsic variability of physical processes affect the functionality and reliability of the circuits have been done in recent years. Since the process variations become a more significant problem because of the aggressive technology scaling, a shift from deterministic to statistical analysis for circuit designs may reduce the conservatism and risk that is present while applying the traditional technique. The purpose of the work is to propose a method that accounts for the deviation in the performance of transistors networks and logic gates without the need of performing computationally costly simulations. The estimation method developed uses the Elmore Delay model and the Asymptotic Waveform Evaluation (AWE), by considering the resistances of transistors obtained as functions of threshold voltages variations of the transistors in the arrangement. A pre-characterization was performed in some logic gates according to their performance variability caused by variations in the threshold voltage of the transistors by running Monte Carlo simulations. Since there are several kinds of transistor networks arrangements and they present different behavior in terms of delay, power consumption, area and variability of these metrics, it is very useful to identify circuits with such arrangements of transistors that are less influenced by variations in their parameters. The delay variability modeling relies on (2K) DC simulations for the pull-up network, (2N) DC simulations for the pull-down network (K and N are the number of transistors in the pull-up and pull-down network, respectively) and on a single transient simulation for each gate, which take only a few seconds altogether. The goal of the whole analysis is to provide guidelines for the generation of optimal logic networks that present low sensitivity to variations in their parameters.

Atualmente os candidatos mais prováveis para aplicação como dielétrico de porta nas próximas gerações de dispositivos MOSFET são os filmes de silicato e aluminato metálicos com nitrogênio em sua composição. Neste trabalho são investigados filmes de oxinitreto de háfnio e silício (HfSixOyNz), oxinitreto de alumínio (AlOxNy), e oxinitreto de lantânio e alumínio (LaAlxOyNz) depositados sobre Si utilizando diferentes técnicas de preparação. O objetivo deste estudo é avaliar a estabilidade térmica dessas estruturas e o efeito da presença do nitrogênio no que diz respeito ao transporte atômico e reações químicas durante tratamentos térmicos pós-deposição. Os tratamentos térmicos realizados buscam simular as etapas de processamento térmico inerentes do processo de fabricação de um MOSFET, como, por exemplo, a etapa de ativação de dopantes da fonte e do dreno do dispositivo. Esses tratamentos térmicos são realizados em temperaturas que variam de 600oC até 1000oC em atmosfera inerte ou oxidante. Foi observado que a presença de nitrogênio inibe o transporte atômico e, conseqüentemente, instabilidades composicionais quando comparado com filmes sem nitrogênio. Em particular, as espécies oxidantes desempenham um papel importante na compreensão da estabilidade físico-química dessas estruturas durante os tratamentos térmicos, uma vez que o nitrogênio modifica a difusão e a incorporação de oxigênio. Além disso, observa-se que parte do nitrogênio é removido dessas estruturas com o tratamento térmico em atmosfera oxidante. Essa perda acontece principalmente através de um processo de troca entre o nitrogênio do filme e o oxigênio da fase gasosa. Nesta tese foi realizado um estudo sistemático dessas estruturas e as possíveis causas das observações realizadas são discutidas, assim como alguns mecanismos são propostos para explicar os resultados experimentais. Esta tese aporta uma importante contribuição para essa área de pesquisa e para o avanço da tecnologia CMOS nos próximos anos. / High-k metal oxynitrides are currently the most promising candidates under consideration as novel gate dielectrics for MOSFET devices. In this work, hafnium-silicon oxynitride (HfSixOyNz), aluminum oxynitride (AlOxNy), and lanthanum-aluminum oxynitride (LaAlxOyNz) films on silicon prepared by different deposition techniques were experimentally investigated. The aim of this study was to evaluate the thermal stability of these structures and the effect of nitrogen concerning atomic transport and chemical reaction phenomena in view of metal-oxide-semiconductor transistor processing requirements. Such processing steps include post-deposition annealing and source/drain dopant activation annealing, performed at temperatures from around 600oC up to 1000oC, in inert or O2-containing atmospheres. It was observed that nitrogen inhibits atomic transport and compositional instabilities during thermal processing when compared to non-nitrided structures. In particular, oxidant species play an important role in understanding physicochemical stability during thermal processing, since nitrogen modifies the oxygen diffusion and incorporation into these structures. Besides, part of the nitrogen is removed from these structures during thermal annealing by an exchange process with oxygen. A systematic investigation of these structures was performed, the possible chemical/physical causes of these observations are discussed and some mechanisms are proposed to explain the experimental results. This thesis provides new understanding to this area with potential importance to the CMOS technology.

Este trabalho apresenta um estudo sobre a degradação de parâmetros elétricos de transistores CMOS tecnologia 0,35 μm, fabricados com o processo AMS C35B4, devido aos efeitos de dose total ionizante. Os efeitos de dose total são resultado do acúmulo de cargas em estruturas dielétricas de dispositivos semicondutores; em transistores MOS, este acúmulo de carga afeta parâmetros elétricos como a tensão de limiar, subthreshold swing, ruído 1/f, corrente de fuga e mobilidade efetiva dos portadores de carga. Com o objetivo de mensurar o impacto dos efeitos de dose total em transistores CMOS 0,35 μm, foi realizado um ensaio de irradiação, submetendo-se transistores de uma tecnologia comercial à radiação ionizante e realizando a caracterização destes dispositivos para diferentes doses totais acumuladas. Os resultados obtidos indicam a degradação dos transistores devido aos efeitos de dose total, bem como apontam a influência da polarização dos dispositivos durante o ensaio de irradiação nesta degradação. Estes resultados podem ser utilizados para, através de simulação elétrica de circuitos, estimar a tolerância à dose total de uma determinada topologia de circuito ou sistema. / This work presents a study on the degradation of electrical parameters of 0,35 μm CMOS transistors, fabricated with an AMS C35B4 process, due to total ionizing dose (TID) effects. The TID effects are the result of the trapping of charges in dielectric structures of semiconductor devices; in MOS transistors, this charge trapping affects electrical parameters such as threshold voltage, subthreshold swing, 1/f noise, leakage current and carrier effective mobility. In order to measure the impact of TID effects on electrical parameters of 0,35μm CMOS transistors, an irradiation test was performed, exposing transistors from a commercial technology to ionizing radiation and characterizing these devices under different total doses. The results obtained in this work indicate transistor degradation due to TID effects, as well as the impact of device polarization during the irradiation test on transistor degradation. These results may be used, through electrical simulation of circuits, to estimate the impact of TID effects on the operation of a circuit or system.

Metasurfaces which emerged as two-dimensional counterparts of metamaterials, facilitate the realization of arbitrary phase distributions using large arrays with subwavelength and ultra-thin features. Even if metasurfaces are ultra-thin, they still effectively manipulate the phase, amplitude, and polarization of light in transmission or reflection mode. In contrast, conventional optical components are bulky, and they lose their functionality at sub-wavelength scales, which requires conceptually new types of nanoscale optical devices. On the other hand, as the optical systems shrink in size day by day, conventional bulky optical components will have tighter alignment and fabrication tolerances. Since metasurfaces can be fabricated lithographically, alignment can be done during lithographic fabrication, thus eliminating the need for post-fabrication alignments. In this work, various types of metasurface applications are thoroughly investigated for robust wavefront engineering with enhanced characteristics in terms of broad bandwidth, high efficiency and active tunability, while beneficial for application. Plasmonic metasurfaces are not compatible with the CMOS process flow, and, additionally their high absorption and ohmic loss is problematic in transmission based applications. Dielectric metasurfaces, however, offer a strong magnetic response at optical frequencies, and thus they can offer great opportunities for interacting not only with the electric component of a light field, but also with its magnetic component. They show great potential to enable practical device functionalities at optical frequencies, which motivates us to explore them one step further on wavefront engineering and imaging sensor platforms. Therefore, we proposed an efficient ultra-thin flat metalens at near-infrared regime constituted by silicon nanodisks which can support both electric and magnetic dipolar Mie-type resonances. These two dipole resonances can be overlapped at the same frequency by varying the geometric parameters of silicon nanodisks. Having two resonance mechanisms at the same frequency allows us to achieve full (0-2π) phase shift on the transmitted beam. To enable the miniaturization of pixel size for achieving high-resolution, planar, compact-size focal plane arrays (FPAs), we also present and explore the metasurface lens array-based FPAs. The investigated dielectric metasurface lens arrays achieved high focusing efficiency with superior optical crosstalk performance. We see a magnificent application prospect for metasurfaces in enhancing the fill factor and reducing the pixel size of FPAs and CCD, CMOS imaging sensors as well. Moreover, it is of paramount importance to design metasurfaces possessing tunable properties. Thus, we also propose a tunable beam steering device by combining phase manipulating metasurfaces concept and liquid crystals. Tunability feature is implemented by nematic liquid crystals infiltrated into nano holes in SiO2. Using electrically tunable nematic liquid crystals, dynamic beam steering is achieved

Les travaux présentés dans la thèse portent sur la conception et la réalisation d'oscillateurs à commande numérique en technologie CMOS 65nm. Les applications visées sont les systèmes de communication sans-fil WLAN 802.11a/b/g (2,5 et 5GHz) et WPAN 802.15.3c (60GHz). Afin de répondre aux spécifications fixées par ces standards, nous proposons d'utiliser la topologie d'oscillateur distribué. Cette dernière est particulièrement bien adaptée aux hautes fréquences. Deux réalisations sont présentées : une première à 10GHz permet de valider l'oscillateur distribué à commande en tension; une seconde à 53GHz introduit la commande numérique sur une topologie d'oscillateur distribué. / The work presented in the thesis concerns the design and the realization of digitally controlled oscillators in CMOS 65nm technology. The applications concerned are the wireless communication systems WLAN 802.11a/b/g (2,5 and 5GHz) and WPAN 802.15.3c (60GHz). In order to answer the specifications fixed by these standards, we propose to use the topology of distributed oscillator. The latter is particularly well adapted to the high frequencies. Two achievements are presented: a first one at 10GHz makes it possible to validate the distributed voltqge controlled oscillator; a second one at 53GHz introduces the digital control on a topology of distributed oscillator.

Abstract This thesis describes position-sensitive devices (PSDs) and optical sensor systems suitable for industrial tracking and displacement sensing applications. The main application areas of the proposed sensors include automatic pointing of a rangefinder beam and measuring the lateral displacement of an object. A conventional tracking sensor is composed of a laser illuminator, a misfocused quadrant detector (QD) receiver and a corner cube retroreflector (CCR) attached to the target. The angular displacement of a target from the receiver optical axis is detected by illuminating the target and determining the direction of the reflection using the QD receiver. The main contribution of the thesis is related to the modifications proposed for this conventional construction in order to make its performance sufficient for industrial applications that require a few millimetre to submillimetre accuracy. The work includes sensor optical construction modifications and the designing of new types of PSDs. The conventional QD-based sensor, although electrically very sensitive, is not considered optimal for industrial applications since its precision is severely hampered by atmospheric turbulence due to the misfocusing needed for its operation. Replacing the CCR with a sheet reflector is found to improve the precision of the conventional sensor construction in outdoor beam pointing applications, and is estimated to allow subcentimetre precision over distances of up to 100 m under most operating conditions. Submillimetre accuracy is achievable in close-range beam pointing applications using a small piece of sheet reflector, coaxial illumination and a focused QD receiver. Polarisation filtering is found to be effective in eliminating the main error contributor in close-range applications, which is low reflector background contrast, especially in cases when a sheet reflector has a specularly reflecting background. The tracking sensor construction is also proposed for measuring the aiming trajectory of a firearm in an outdoor environment. This time an order of magnitude improvement in precision is achieved by replacing the QD with a focused lateral effect photodiode (LEP). Use of this construction in cases of intermediate atmospheric turbulence allows a precision better than 1 cm to be achieved up to a distance of 300 m. A method based on averaging the positions of multiple reflectors is also proposed in order to improve the precision in turbulence-limited cases. Finally, various types of custom-designed PSDs utilising a photodetector array structure are presented for long-range displacement sensing applications. The goal was to be able to replace the noisy LEP with a low-noise PSD without compromising the low turbulence sensitivity achievable with the LEP. An order of magnitude improvement in incremental sensitivity is achievable with the proposed array PSDs.

In the era of Internet of Things and Big Data, unconventional techniques are rising to accommodate the large size of data and the resource constraints. New computing structures are advancing based on non-volatile memory technologies and different processing paradigms. Additionally, the intrinsic resiliency of current applications leads to the development of creative techniques in computations. In those applications, approximate computing provides a perfect fit to optimize the energy efficiency while compromising on the accuracy. In this work, we build probabilistic adders based on stochastic memristor. Probabilistic adders are analyzed with respect of the stochastic behavior of the underlying memristors. Multiple adder implementations are investigated and compared. The memristive probabilistic adder provides a different approach from the typical approximate CMOS adders. Furthermore, it allows for a high area saving and design exibility between the performance and power saving. To reach a similar performance level as approximate CMOS adders, the memristive adder achieves 60% of power saving. An image-compression application is investigated using the memristive probabilistic adders with the performance and the energy trade-off.