abstract: The increased use of commercial complementary metal-oxide-semiconductor (CMOS) technologies in harsh radiation environments has resulted in a new approach to radiation effects mitigation. This approach utilizes simulation to support the design of integrated circuits (ICs) to meet targeted tolerance specifications. Modeling the deleterious impact of ionizing radiation on ICs fabricated in advanced CMOS technologies requires understanding and analyzing the basic mechanisms that result in buildup of radiation-induced defects in specific sensitive regions. Extensive experimental studies have demonstrated that the sensitive regions are shallow trench isolation (STI) oxides. Nevertheless, very little work has been done to model the physical mechanisms that result in the buildup of radiation-induced defects and the radiation response of devices fabricated in these technologies. A comprehensive study of the physical mechanisms contributing to the buildup of radiation-induced oxide trapped charges and the generation of interface traps in advanced CMOS devices is presented in this dissertation. The basic mechanisms contributing to the buildup of radiation-induced defects are explored using a physical model that utilizes kinetic equations that captures total ionizing dose (TID) and dose rate effects in silicon dioxide (SiO2). These mechanisms are formulated into analytical models that calculate oxide trapped charge density (Not) and interface trap density (Nit) in sensitive regions of deep-submicron devices. Experiments performed on field-oxide-field-effect-transistors (FOXFETs) and metal-oxide-semiconductor (MOS) capacitors permit investigating TID effects and provide a comparison for the radiation response of advanced CMOS devices. When used in conjunction with closed-form expressions for surface potential, the analytical models enable an accurate description of radiation-induced degradation of transistor electrical characteristics. In this dissertation, the incorporation of TID effects in advanced CMOS devices into surface potential based compact models is also presented. The incorporation of TID effects into surface potential based compact models is accomplished through modifications of the corresponding surface potential equations (SPE), allowing the inclusion of radiation-induced defects (i.e., Not and Nit) into the calculations of surface potential. Verification of the compact modeling approach is achieved via comparison with experimental data obtained from FOXFETs fabricated in a 90 nm low-standby power commercial bulk CMOS technology and numerical simulations of fully-depleted (FD) silicon-on-insulator (SOI) n-channel transistors. / Dissertation/Thesis / Ph.D. Electrical Engineering 2011

O consumo de energia tem sido uma variável cada vez mais importante nos projetos de implementação de microprocessadores nas últimas décadas. A arquitetura VLIW é um exemplo representativo desta tendência, devido ao seu design simples e desempenho competitivo, resultado da exploração do paralelismo entre instruções (ILP) em tempo de compilação. Neste trabalho, é realizada uma análise da economia de energia obtida através da adaptação da microarquitetura dos processadores VLIW de acordo com as diferentes fases dos programas executados. Primeiramente, o potencial de otimização é abordado, através da execução de um grupo de benchmarks no processador configurável ρ-vex, e estudando o impacto da largura do processador (i.e.: número de issues) na performance, consumo de energia, e área. A partir desta informação, um experimento levando em conta o caso ótimo (usando um oráculo) foi realizado com o objetivo de variar dinamicamente a largura do processador de acordo com a fase do programa, considerando duas granularidades diferentes. A economia de energia usando este tipo de adaptação pode ser de até 81,5% comparado com uma versão estática do mesmo processador executando o grupo de benchmarks MiBench. Com base nestes resultados, duas técnicas de power gating nas unidades funcionais são propostas. A primeira é baseada em lógica adicional, inserida no processador, para controlar os circuitos de power gating associados com cada unidade funcional. Mostra-se que estas unidades podem ser desabilitadas em até 63% do tempo de execução para os multiplicadores e 30% para as ALUs, com um custo em performance de 13%, em média. A segunda técnica proposta propõe uma técnica para ser usada em conjunto com o compilador para aplicar power gating nas unidades funcionais, assim como nos blocos do banco de registradores. Esta operação é realizada inserindo instruções específicas em tempo de compilação, tendo em conta a análise das probabilidades de instruções de saltos e informação dos blocos básicos, obtidos através de instrumentação de código. Utilizando este tipo de estratégia, é possível economizar até 20% em energia com perda marginal de desempenho. / The development of energy efficient hardware has been a trend in microprocessor design for the last two decades. VLIW processors are a representative example, since they have a simpler design and competitive performance, due to their static ILP exploitation. In this work, we study the energy savings that could be obtained by adapting such microarchitecture according to the current program phase. First we analyze the potential of optimization, by executing a set of benchmarks on the ρ-vex configurable softcore VLIW processor, and by modifying the number of issues. With this data in hand, we develop an oracle experiment to dynamically vary the issue width of the processor according to the phase behavior, considering two different phase granularities. The potential energy savings using this policy could be as high as 81.5% when compared with the static version, executing the MiBench set. Taking into account this information, two techniques for power gating the functional units are proposed. The first approach is based on additional hardware logic to control the power gating circuitry of each Functional Unit. Our results show that these units can be put to sleep on average 63% of the execution cycles for the multipliers and 30% for the ALUs, at a performance loss of 13%. The second approach handles intelligent use of the compiler for power gating the Functional Units as well as blocks of the Register File. We do so by inserting customized instructions at compile time, based on the analysis that involves probabilities of conditional branches and basic block information obtained via dynamic profiling. By using this technique, it is possible to save up of 20% in the total energy consumption with marginal losses in performance.

Il existe une multitude d’applications où la détection de très faibles niveaux lumineux (jusqu’à quelques photons, voir le photon unique) est une partie clé de la mesure dans des domaines tels que l’imagerie médicale, l’astrophysique. Jusqu’à un passé récent, le seul composant permettant de détecter des niveaux aussi bas que le photon unique était le photomultiplicateur. Ce composant est volumineux, fragile, nécessite l’utilisation de hautes tensions et possède une résolution spatiale faible. Depuis quelques années, la faisabilité de photodétecteurs à photons uniques connus sous l’acronyme de SPAD (pour Single-Photon Avalanche Diode) dans un procédé de fabrication CMOS standard a été démontrée. Ces avancées permettent de réaliser des imageurs de haute résolution et grande sensibilité. Le travail dans cette thèse démarre par la compréhension du comportement de l’élément photosensible (le SPAD) pour finir par la conception du circuit de lecture associé au SPAD. Le deuxième axe de travail proposé dans cette thèse est un modèle haut niveau du SPAD suivi par son circuit de lecture. Le troisième axe propose une nouvelle architecture de lecture qui vise l’amélioration de la dynamique globale. Finalement, dans le dernier chapitre on propose une réalisation électrique CMOS du circuit à dynamique élevée. / A number of vision applications (medical imaging, astrophysics, …) require the detection of very low ligh levels (up to a few photons, or the single photon). Until recently, only one component can detect levels as low as the single photon: the photomultiplier. In recent years, it has been demonstrated the feasibility of designing avalanche diode using CMOS standard process. These advances allow to achieve high-resolution imaging and high sen-sitivity. The work in this thesis starts by the study of the behavior of the photon sensing element (SPAD) and finish by the design of the radout circuit of single photon avalanche photodiode. The second point of the work proposed in this thesis is a high-level model of SPAD followed by its readout circuit based on an anolg counter. The third line offers a novel readout method to enhance the readout dynamic range of pixel based on single photon avalanche photodiode. Finaly, A new readout circuit is proposed for SPAD based pixel. This readout circuit which is inspired from the simulated architectures will allow us to achieve our analog counter with the best performance.

Les capteurs d’images CMOS sont de plus en plus utilisés dans le domaine industriel : la surveillance, la défense, le médical, etc. Dans ces domaines, les capteurs d?images CMOS sont exposés potentiellement à de grandes variations de température. Les capteurs d?images CMOS, comme tous les circuits analogiques, sont très sensibles aux variations de température, ce qui limite leurs applications. Jusquà présent, aucune solution intégrée pour contrer ce problème n’a été proposée. Afin de remédier à ce défaut, nous étudions, dans cette thèse, les effets de la température sur les deux types d?imageurs les plus connus. Plusieurs structures de compensation sont proposées. Elles reprennent globalement les trois méthodes existantes et jamais appliquées aux capteurs d’images. La première méthode utilise une entrée au niveau du pixel qui sera modulée en fonction de l’évolution de la température. La deuxième méthode utilise la technique ZTC (Zero Temperature Coefficient). La troisième méthode est inspirée de la méthode de la tension de référence bandgap. Dans tous les cas, nous réduisons de manière très intéressante l’effet de la température et nous obtenons une bonne stabilité en température de -30 à 125°C. Toutes les solutions proposées préservent le fonctionnement initial de l’imageur. Elles n’impactent également pas ou peu la surface du pixel / CMOS image sensors find widespread use in various industrial applications including military, surveillance, medical, etc. In these applications, CMOS image sensors are often exposed to large temperature variations. As analog circuits, these CMOS image sensors are very sensitive to temperature variations, which limit their applications. Until now, no integrated solution for this problem has been proposed. To solve this problem, we study, in this thesis, the temperature effects on the two most known types of CMOS image sensors. Several compensation structures are proposed. They generally return to the three existing methods and never applied to image sensors. The first method uses an entrance at the pixel level to be adjusted according to changes in temperature. The second method uses the ZTC (Zero Temperature Coefficient) technique. The third method is based on the method of the bandgap voltage reference. In all cases, we reduce a very interesting way the temperature effect and we get a good temperature stability of the sensor from -30 to 125°C. All the solutions preserve the initial operation of the imager. They also affect a little or not the surface of the pixel.

No regime em nanoescala da tecnologia VLSI, o desempenho dos circuitos é cada vez mais afetado pelos fenômenos de variabilidade, tais como variações de parâmetros de processo, ruído da fonte de alimentação, ruído de acoplamento e mudanças de temperatura, entre outros. Variações de fabricação podem levar a diferenças significativas entre circuitos integrados concebidos e fabricados. Devido à diminuição das dimensões dos componentes, o impacto das variações de dimensão crítica tende a aumentar a cada nova tecnologia, uma vez que as tolerâncias de processo não sofrem escalonamento na mesma proporção. Muitos estudos sobre a forma como a variabilidade intrínseca dos processos físicos afeta a funcionalidade e confiabilidade dos circuitos têm sido realizados nos últimos anos. Uma vez que as variações de processo se tornam um problema mais significativo devido à agressiva redução da tecnologia, uma mudança da análise determinística para a análise estatística de projetos de circuitos pode reduzir o conservadorismo e o risco que está presente ao se aplicar a técnica tradicional. O objetivo deste trabalho é propor um método capaz de predizer a variabilidade no atraso de redes de transistores e portas lógicas sem a necessidade da realização de simulações estatísticas consideradas caras em termos computacionais. Este método utiliza o modelo de atraso de Elmore e a técnica de Asymptotic Waveform Evaluation (AWE), considerando as resistências dos transistores obtidas em função das variações das tensões de limiar dos transistores no arranjo. Uma pré-caracterização foi realizada em algumas portas lógicas de acordo com a variabilidade de seu desempenho causados por variações da tensão de limiar dos transistores a partir de simulações Monte Carlo. Uma vez que existem vários tipos de arranjos de redes de transistores e esses arranjos apresentam um comportamento diferente em termos de atraso, consumo de energia, área e variabilidade dessas métricas, torna-se muito útil identificar os circuitos nos quais as redes de transistores são menos influenciadas pelas variações em seus parâmetros. O modelamento da variabilidade do atraso é feita através de 2K simulações DC para a rede “pull-up”, 2N simulações DC para a rede “pull-down” (K e N são os números de transistores de cada rede) e uma simulação transiente para cada porta lógica, o que leva apenas alguns segundos no total. O objetivo de toda a análise é fornecer orientações para a geração de redes lógica ótimas que oferecem baixa sensibilidade às variações de seus parâmetros. / In the nanoscale regime of VLSI technology, circuit performance is increasingly affected by variational effects such as process variations, power supply noise, coupling noise and temperature changes. Manufacturing variations may lead to significant discrepancies between designed and fabricated integrated circuits. Due to the shrinking of design dimensions, the relative impact of critical dimension variations tends to increase with each new technology generation, since the process tolerances do not scale in the same proportion. Many studies on how the intrinsic variability of physical processes affect the functionality and reliability of the circuits have been done in recent years. Since the process variations become a more significant problem because of the aggressive technology scaling, a shift from deterministic to statistical analysis for circuit designs may reduce the conservatism and risk that is present while applying the traditional technique. The purpose of the work is to propose a method that accounts for the deviation in the performance of transistors networks and logic gates without the need of performing computationally costly simulations. The estimation method developed uses the Elmore Delay model and the Asymptotic Waveform Evaluation (AWE), by considering the resistances of transistors obtained as functions of threshold voltages variations of the transistors in the arrangement. A pre-characterization was performed in some logic gates according to their performance variability caused by variations in the threshold voltage of the transistors by running Monte Carlo simulations. Since there are several kinds of transistor networks arrangements and they present different behavior in terms of delay, power consumption, area and variability of these metrics, it is very useful to identify circuits with such arrangements of transistors that are less influenced by variations in their parameters. The delay variability modeling relies on (2K) DC simulations for the pull-up network, (2N) DC simulations for the pull-down network (K and N are the number of transistors in the pull-up and pull-down network, respectively) and on a single transient simulation for each gate, which take only a few seconds altogether. The goal of the whole analysis is to provide guidelines for the generation of optimal logic networks that present low sensitivity to variations in their parameters.

Atualmente os candidatos mais prováveis para aplicação como dielétrico de porta nas próximas gerações de dispositivos MOSFET são os filmes de silicato e aluminato metálicos com nitrogênio em sua composição. Neste trabalho são investigados filmes de oxinitreto de háfnio e silício (HfSixOyNz), oxinitreto de alumínio (AlOxNy), e oxinitreto de lantânio e alumínio (LaAlxOyNz) depositados sobre Si utilizando diferentes técnicas de preparação. O objetivo deste estudo é avaliar a estabilidade térmica dessas estruturas e o efeito da presença do nitrogênio no que diz respeito ao transporte atômico e reações químicas durante tratamentos térmicos pós-deposição. Os tratamentos térmicos realizados buscam simular as etapas de processamento térmico inerentes do processo de fabricação de um MOSFET, como, por exemplo, a etapa de ativação de dopantes da fonte e do dreno do dispositivo. Esses tratamentos térmicos são realizados em temperaturas que variam de 600oC até 1000oC em atmosfera inerte ou oxidante. Foi observado que a presença de nitrogênio inibe o transporte atômico e, conseqüentemente, instabilidades composicionais quando comparado com filmes sem nitrogênio. Em particular, as espécies oxidantes desempenham um papel importante na compreensão da estabilidade físico-química dessas estruturas durante os tratamentos térmicos, uma vez que o nitrogênio modifica a difusão e a incorporação de oxigênio. Além disso, observa-se que parte do nitrogênio é removido dessas estruturas com o tratamento térmico em atmosfera oxidante. Essa perda acontece principalmente através de um processo de troca entre o nitrogênio do filme e o oxigênio da fase gasosa. Nesta tese foi realizado um estudo sistemático dessas estruturas e as possíveis causas das observações realizadas são discutidas, assim como alguns mecanismos são propostos para explicar os resultados experimentais. Esta tese aporta uma importante contribuição para essa área de pesquisa e para o avanço da tecnologia CMOS nos próximos anos. / High-k metal oxynitrides are currently the most promising candidates under consideration as novel gate dielectrics for MOSFET devices. In this work, hafnium-silicon oxynitride (HfSixOyNz), aluminum oxynitride (AlOxNy), and lanthanum-aluminum oxynitride (LaAlxOyNz) films on silicon prepared by different deposition techniques were experimentally investigated. The aim of this study was to evaluate the thermal stability of these structures and the effect of nitrogen concerning atomic transport and chemical reaction phenomena in view of metal-oxide-semiconductor transistor processing requirements. Such processing steps include post-deposition annealing and source/drain dopant activation annealing, performed at temperatures from around 600oC up to 1000oC, in inert or O2-containing atmospheres. It was observed that nitrogen inhibits atomic transport and compositional instabilities during thermal processing when compared to non-nitrided structures. In particular, oxidant species play an important role in understanding physicochemical stability during thermal processing, since nitrogen modifies the oxygen diffusion and incorporation into these structures. Besides, part of the nitrogen is removed from these structures during thermal annealing by an exchange process with oxygen. A systematic investigation of these structures was performed, the possible chemical/physical causes of these observations are discussed and some mechanisms are proposed to explain the experimental results. This thesis provides new understanding to this area with potential importance to the CMOS technology.

O consumo de energia tem sido uma variável cada vez mais importante nos projetos de implementação de microprocessadores nas últimas décadas. A arquitetura VLIW é um exemplo representativo desta tendência, devido ao seu design simples e desempenho competitivo, resultado da exploração do paralelismo entre instruções (ILP) em tempo de compilação. Neste trabalho, é realizada uma análise da economia de energia obtida através da adaptação da microarquitetura dos processadores VLIW de acordo com as diferentes fases dos programas executados. Primeiramente, o potencial de otimização é abordado, através da execução de um grupo de benchmarks no processador configurável ρ-vex, e estudando o impacto da largura do processador (i.e.: número de issues) na performance, consumo de energia, e área. A partir desta informação, um experimento levando em conta o caso ótimo (usando um oráculo) foi realizado com o objetivo de variar dinamicamente a largura do processador de acordo com a fase do programa, considerando duas granularidades diferentes. A economia de energia usando este tipo de adaptação pode ser de até 81,5% comparado com uma versão estática do mesmo processador executando o grupo de benchmarks MiBench. Com base nestes resultados, duas técnicas de power gating nas unidades funcionais são propostas. A primeira é baseada em lógica adicional, inserida no processador, para controlar os circuitos de power gating associados com cada unidade funcional. Mostra-se que estas unidades podem ser desabilitadas em até 63% do tempo de execução para os multiplicadores e 30% para as ALUs, com um custo em performance de 13%, em média. A segunda técnica proposta propõe uma técnica para ser usada em conjunto com o compilador para aplicar power gating nas unidades funcionais, assim como nos blocos do banco de registradores. Esta operação é realizada inserindo instruções específicas em tempo de compilação, tendo em conta a análise das probabilidades de instruções de saltos e informação dos blocos básicos, obtidos através de instrumentação de código. Utilizando este tipo de estratégia, é possível economizar até 20% em energia com perda marginal de desempenho. / The development of energy efficient hardware has been a trend in microprocessor design for the last two decades. VLIW processors are a representative example, since they have a simpler design and competitive performance, due to their static ILP exploitation. In this work, we study the energy savings that could be obtained by adapting such microarchitecture according to the current program phase. First we analyze the potential of optimization, by executing a set of benchmarks on the ρ-vex configurable softcore VLIW processor, and by modifying the number of issues. With this data in hand, we develop an oracle experiment to dynamically vary the issue width of the processor according to the phase behavior, considering two different phase granularities. The potential energy savings using this policy could be as high as 81.5% when compared with the static version, executing the MiBench set. Taking into account this information, two techniques for power gating the functional units are proposed. The first approach is based on additional hardware logic to control the power gating circuitry of each Functional Unit. Our results show that these units can be put to sleep on average 63% of the execution cycles for the multipliers and 30% for the ALUs, at a performance loss of 13%. The second approach handles intelligent use of the compiler for power gating the Functional Units as well as blocks of the Register File. We do so by inserting customized instructions at compile time, based on the analysis that involves probabilities of conditional branches and basic block information obtained via dynamic profiling. By using this technique, it is possible to save up of 20% in the total energy consumption with marginal losses in performance.

Este trabalho apresenta um estudo sobre a degradação de parâmetros elétricos de transistores CMOS tecnologia 0,35 μm, fabricados com o processo AMS C35B4, devido aos efeitos de dose total ionizante. Os efeitos de dose total são resultado do acúmulo de cargas em estruturas dielétricas de dispositivos semicondutores; em transistores MOS, este acúmulo de carga afeta parâmetros elétricos como a tensão de limiar, subthreshold swing, ruído 1/f, corrente de fuga e mobilidade efetiva dos portadores de carga. Com o objetivo de mensurar o impacto dos efeitos de dose total em transistores CMOS 0,35 μm, foi realizado um ensaio de irradiação, submetendo-se transistores de uma tecnologia comercial à radiação ionizante e realizando a caracterização destes dispositivos para diferentes doses totais acumuladas. Os resultados obtidos indicam a degradação dos transistores devido aos efeitos de dose total, bem como apontam a influência da polarização dos dispositivos durante o ensaio de irradiação nesta degradação. Estes resultados podem ser utilizados para, através de simulação elétrica de circuitos, estimar a tolerância à dose total de uma determinada topologia de circuito ou sistema. / This work presents a study on the degradation of electrical parameters of 0,35 μm CMOS transistors, fabricated with an AMS C35B4 process, due to total ionizing dose (TID) effects. The TID effects are the result of the trapping of charges in dielectric structures of semiconductor devices; in MOS transistors, this charge trapping affects electrical parameters such as threshold voltage, subthreshold swing, 1/f noise, leakage current and carrier effective mobility. In order to measure the impact of TID effects on electrical parameters of 0,35μm CMOS transistors, an irradiation test was performed, exposing transistors from a commercial technology to ionizing radiation and characterizing these devices under different total doses. The results obtained in this work indicate transistor degradation due to TID effects, as well as the impact of device polarization during the irradiation test on transistor degradation. These results may be used, through electrical simulation of circuits, to estimate the impact of TID effects on the operation of a circuit or system.

Atualmente os candidatos mais prováveis para aplicação como dielétrico de porta nas próximas gerações de dispositivos MOSFET são os filmes de silicato e aluminato metálicos com nitrogênio em sua composição. Neste trabalho são investigados filmes de oxinitreto de háfnio e silício (HfSixOyNz), oxinitreto de alumínio (AlOxNy), e oxinitreto de lantânio e alumínio (LaAlxOyNz) depositados sobre Si utilizando diferentes técnicas de preparação. O objetivo deste estudo é avaliar a estabilidade térmica dessas estruturas e o efeito da presença do nitrogênio no que diz respeito ao transporte atômico e reações químicas durante tratamentos térmicos pós-deposição. Os tratamentos térmicos realizados buscam simular as etapas de processamento térmico inerentes do processo de fabricação de um MOSFET, como, por exemplo, a etapa de ativação de dopantes da fonte e do dreno do dispositivo. Esses tratamentos térmicos são realizados em temperaturas que variam de 600oC até 1000oC em atmosfera inerte ou oxidante. Foi observado que a presença de nitrogênio inibe o transporte atômico e, conseqüentemente, instabilidades composicionais quando comparado com filmes sem nitrogênio. Em particular, as espécies oxidantes desempenham um papel importante na compreensão da estabilidade físico-química dessas estruturas durante os tratamentos térmicos, uma vez que o nitrogênio modifica a difusão e a incorporação de oxigênio. Além disso, observa-se que parte do nitrogênio é removido dessas estruturas com o tratamento térmico em atmosfera oxidante. Essa perda acontece principalmente através de um processo de troca entre o nitrogênio do filme e o oxigênio da fase gasosa. Nesta tese foi realizado um estudo sistemático dessas estruturas e as possíveis causas das observações realizadas são discutidas, assim como alguns mecanismos são propostos para explicar os resultados experimentais. Esta tese aporta uma importante contribuição para essa área de pesquisa e para o avanço da tecnologia CMOS nos próximos anos. / High-k metal oxynitrides are currently the most promising candidates under consideration as novel gate dielectrics for MOSFET devices. In this work, hafnium-silicon oxynitride (HfSixOyNz), aluminum oxynitride (AlOxNy), and lanthanum-aluminum oxynitride (LaAlxOyNz) films on silicon prepared by different deposition techniques were experimentally investigated. The aim of this study was to evaluate the thermal stability of these structures and the effect of nitrogen concerning atomic transport and chemical reaction phenomena in view of metal-oxide-semiconductor transistor processing requirements. Such processing steps include post-deposition annealing and source/drain dopant activation annealing, performed at temperatures from around 600oC up to 1000oC, in inert or O2-containing atmospheres. It was observed that nitrogen inhibits atomic transport and compositional instabilities during thermal processing when compared to non-nitrided structures. In particular, oxidant species play an important role in understanding physicochemical stability during thermal processing, since nitrogen modifies the oxygen diffusion and incorporation into these structures. Besides, part of the nitrogen is removed from these structures during thermal annealing by an exchange process with oxygen. A systematic investigation of these structures was performed, the possible chemical/physical causes of these observations are discussed and some mechanisms are proposed to explain the experimental results. This thesis provides new understanding to this area with potential importance to the CMOS technology.

abstract: This thesis dissertation presents design of portable low power Electrochemical Impedance Spectroscopy (EIS) system which can be used for biomedical applications such as tear diagnosis, blood diagnosis, or any other body-fluid diagnosis. Two design methodologies are explained in this dissertation (a) a discrete component-based portable low-power EIS system and (b) an integrated CMOS-based portable low-power EIS system. Both EIS systems were tested in a laboratory environment and the characterization results are compared. The advantages and disadvantages of the integrated EIS system relative to the discrete component-based EIS system are presented including experimental data. The specifications of both EIS systems are compared with commercially available non-portable EIS workstations. These designed EIS systems are handheld and very low-cost relative to the currently available commercial EIS workstations. / Dissertation/Thesis / Masters Thesis Electrical Engineering 2016