Este trabalho se insere na área de teste de sistemas de hardware. O alvo principal é o estudo do comportamento de um circuito roteador de canais telefônicos, parte integrante de um sistema de comunicação mais complexo, na presença de falhas. Neste contexto, o teste em funcionamento do referido circuito roteador é considerado. Na primeira parte deste trabalho são abordados aspectos do teste de circuitos e sistemas, do ponto de vista de sua aplicabilidade, tais como classificação, defeitos e modelos de falhas, simulação, geração de testes e projeto visando o teste. Na segunda parte, relata-se os estudos realizados para implementar o teste em funcionamento do circuito roteador. Nesta etapa são abordados a arquitetura, o modelo de falhas e a metodologia utilizada, os ensaios de detecção de falhas e as técnicas de tolerância a falhas adotadas. O projeto do circuito de chaveamento é apresentado em uma versão utilizando componentes discretos e outra utilizando dispositivos programáveis. Na conclusão deste trabalho são apresentados os resultados obtidos e as perspectivas para trabalhos futuros.

Este trabalho trata da geração de módulos em lógica aleatória em um ambiente de compilação de silício. Apresenta-se uma ferramenta automática de projeto, cuja base é um subconjunto de características da metodologia de concepção de leiaute TRANCA. Esta metodologia é fundamentada, principalmente, na realização de conexões sobre as áreas ativas do circuito. Descreve-se as estratégias de geração e composição de células adotadas pela ferramenta. Estas estratégias resultaram de adaptações de técnicas reconhecidas de síntese automática de leiaute e de outras, desenvolvidas para suportarem as novas vantagens e restrições impostas pela metodologia em uso. Compara-se leiautes gerados automaticamente, com versões "manuais", "Standard Cell" e de outras ferramentas de síntese, constatando-se a compactação de área inerente a adoção da metodologia TRANCA. Projeções realizadas mostram que as vantagens de economia em silício acentuam-se com o uso de todo o potencial da metodologia. Realiza-se uma primeira avaliação dos resultados obtidos pela ferramenta, propondo-se, em função das deficiências observadas, otimizações nos procedimentos utilizados. Apresentam-se, também, sugestões para a síntese automática de leiaute suportando a metodologia como um todo. / This work deals with the generation of random logic modules within a silicon compilation environment. A design automatic tool is presented. Its designbasis is a subset of features of the TRANCA layout methodology, which is mainly based on routing over the circuit gates. The cell-building and cell-composition strategies adopted by the tool are described. They resulted from the adaption of well-established techniques and from other techniques developed to meet the advantages and constraints imposed by the methodology in use. Some automatic layouts are compared to handcrafted versions, Standard Cell layouts and versions by other physical design tools. The results show the area compaction inherent to the adoption of the TRANCA methodology. Accomplished projections show that the advantages of silicon saving increase with the use of the whole potential of the methodology. A first evaluation of the results obtained by the tool takes place. As a function of the observed deficiencies, optimizations for the used procedures are proposed. Suggestions for the layout automatic synthesis using the whole methodology are also presented.

Este trabalho apresenta a pesquisa e o desenvolvimento da ferramenta para geração automática de leiautes WTROPIC. O WTROPIC é uma ferramenta para a geração remota, acessível via WWW, de leiautes para circuitos CMOS adequada ao projeto FUCAS e ao ambiente CAVE. O WTROPIC foi concebido a partir de otimizações realizadas na versão 3 da ferramenta TROPIC. É mostrado também, como as otimizações no leiaute do TROPIC foram implementadas e como essas otimizações permitem ao WTROPIC cerca de 10% de redução da largura dos circuitos gerados em comparação ao TROPIC. Como o TROPIC, o WTROPIC é um gerador de macro células CMOS independente de biblioteca. Apresenta-se também, como a ferramenta WTROPIC foi integrada ao ambiente de concepção de circuitos CAVE, as mudanças propostas para metodologia de integração de ferramentas do CAVE que conduzem a uma melhora na qualidade de integração e a padronização das interfaces de usuário e como a síntese física de um leiaute pode ser então realizada remotamente. Dessa maneira, obteve-se uma ferramenta para a concepção de leiautes disponível a qualquer usuário com acesso a internet, mesmo que esse usuário não disponha de uma máquina com elevada capacidade de processamento, normalmente exigido por ferramentas de CAD.

Resumo não disponível

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica / Made available in DSpace on 2012-10-22T12:24:40Z (GMT). No. of bitstreams: 1 237658.pdf: 2022259 bytes, checksum: 9be37e928b78385096008eef80d90552 (MD5) / This work proposes a system, of very low power consumption, able to monitor the remaining charge of the batteries used in implantable electronic devices through voltage and impedance analysis. The system contains a sample-and-hold circuit and a Gm-C active filter. This filter is composed by OTA amplifiers using series and parallel association of transistors. Besides, the system contains level-shift circuits that condition the signal for the range of the A/D converter (0 V to 1.25 V). Each block was developed using analog techniques and the ACM MOSFET model, which allows for a good trade-off between area end power consumption. The system functionality was verified through simulation and through prototypes implemented on the TSMC 0.35 ìm and AMS 0.35 ìm technologies. O presente trabalho propõe um sistema de baixíssimo consumo, capaz de monitorar a carga remanescente de baterias utilizadas em dispositivos eletrônicos implantáveis através da medida da tensão e da impedância das mesmas. O sistema é composto por um circuito sample and hold seguido por um filtro ativo Gm-C. Tal filtro é composto por amplificadores OTA conciliando técnicas de associação série e paralelo de transistores. Além destes, o sistema possui deslocadores de nível que condicionam a excursão do sinal para uma faixa de conversão do conversor A/D de 0 V a 1,25 V. Cada bloco foi desenvolvido conciliando técnicas analógicas às equações do modelo ACM do MOSFET, possibilitando assim, através de equações simples, estabelecer um bom compromisso entre área e consumo adequados ao projeto. A funcionalidade do sistema bem como de cada bloco foi testada sob forma de simulação e comprovada através de protótipos implementados nas tecnologias TSMC 0.35 µm e AMS 0.35 µm.

SANTOS, Marlon Cavalcante. Um estudo dos circuitos da economia urbana na indústria confeccionista do Ceará, Rio Grande do Norte, Pernambuco e Bahia. 2017. 267 f. Tese (Doutorado em Geografia)-Universidade Federal do Ceará, Fortaleza, 2017. / Submitted by Erandi Araujo (erandiaraujo@gmail.com) on 2017-12-04T16:54:54Z No. of bitstreams: 1 2017_tese_mcsantos.pdf: 8232769 bytes, checksum: 2e18d377d20ceeb60e938f56d04c61d6 (MD5) / Approved for entry into archive by Jairo Viana (jairo@ufc.br) on 2017-12-04T17:30:39Z (GMT) No. of bitstreams: 1 2017_tese_mcsantos.pdf: 8232769 bytes, checksum: 2e18d377d20ceeb60e938f56d04c61d6 (MD5) / Made available in DSpace on 2017-12-04T17:30:39Z (GMT). No. of bitstreams: 1 2017_tese_mcsantos.pdf: 8232769 bytes, checksum: 2e18d377d20ceeb60e938f56d04c61d6 (MD5) Previous issue date: 2017 / This research aimed to examine the clothing manufacturer industry through the reference of circuits of the urban economy, based on the theory of space circuits, and proposed by Professor Milton Santos. A reflection is made about the structure and dynamic of upper and lower circuits of urban economy, seeking for update marginal superior system, as a new structure to understand the urban dynamic. In this perspective, it is studied the dynamic relations of the urban economy circuits in clothing manufacturer industry in the world and reflecting about those industries in Asian and Latin-American countries. In Brazil, it was studied the importance of the clothing manufacturer industry in the northeastern region with expressive production in metropolis such as Fortaleza, Recife, Natal, Salvador, and in towns such as Cruzeta, Santa Cruz do Capibaribe, etc, considering the relations between upper, lower, and marginal circuit. It is also reflected about the importance of clothing manufacturer industry in the northeastern region and its spatial relations in the context of public politics promoted by the government of Lula (2003-2010) and the government of Dilma (2010-2016), they are considered fundamental to the clothing manufacturer industry of fashion clothes and jeans and their productive relations, of faction, and about subcontracting seamstresses at home. Inside that industry, the female work is considered fundamental to the production process, it is discussed the relation between gender and contemporary space. The methodology used was based on reading related to the theme, research data at different public institutions such as IBGE, MTE and Federação das Indústrias Estaduais, field activities, and interview. Those steps were essential to the development of the thesis. / A presente pesquisa buscou analisar a indústria confeccionista tendo como principal referencia os circuitos da economia urbana, apoiada na teoria dos circuitos espaciais e proposta pelo professor Milton Santos. Faz-se uma reflexão da estrutura e dinâmica do circuito superior e do circuito inferior da economia urbana, buscando uma atualização do circuito superior marginal, como nova estrutura para o entendimento da dinâmica urbana. Nessa perspectiva, estuda-se a relação das dinâmicas dos circuitos da economia urbana na indústria confeccionista no espaço mundial, fazendo-se uma reflexão dessas indústrias nos países asiáticos e latino-americanos. No Brasil, estudou-se a importância da indústria de confecção no Nordeste com expressiva produção em metrópoles como: Fortaleza, Recife, Natal e Salvador e em municípios como: Cruzeta, Santa Cruz do Capibaribe, entre outros, considerando as relações entre circuito superior, inferior e superior marginal. Reflete-se também sobre a importância da indústria de confecção no Nordeste e suas relações espaciais no contexto das políticas públicas promovidas pelos governos Lula (2003-2010) e Dilma (2010-2016), consideradas fundamentais para a indústria da confecção da modinha e do jeans e suas relações de produção, de facção e da subcontratação de costureiras em domicílio. No interior dessa indústria, o trabalho feminino foi abordado como fundamental para o processo de produção, discutindo-se a relação entre gênero e espaço contemporâneo. A metodologia utilizada baseou-se em leitura pertinente à temática, busca de dados em diferentes órgãos como IBGE, MTE e Federações das Indústrias Estaduais, trabalho de campo e entrevistas. Tais passos foram básicos em todo o processo de produção da tese.

Este trabalho apresenta a pesquisa e o desenvolvimento da ferramenta para geração automática de leiautes WTROPIC. O WTROPIC é uma ferramenta para a geração remota, acessível via WWW, de leiautes para circuitos CMOS adequada ao projeto FUCAS e ao ambiente CAVE. O WTROPIC foi concebido a partir de otimizações realizadas na versão 3 da ferramenta TROPIC. É mostrado também, como as otimizações no leiaute do TROPIC foram implementadas e como essas otimizações permitem ao WTROPIC cerca de 10% de redução da largura dos circuitos gerados em comparação ao TROPIC. Como o TROPIC, o WTROPIC é um gerador de macro células CMOS independente de biblioteca. Apresenta-se também, como a ferramenta WTROPIC foi integrada ao ambiente de concepção de circuitos CAVE, as mudanças propostas para metodologia de integração de ferramentas do CAVE que conduzem a uma melhora na qualidade de integração e a padronização das interfaces de usuário e como a síntese física de um leiaute pode ser então realizada remotamente. Dessa maneira, obteve-se uma ferramenta para a concepção de leiautes disponível a qualquer usuário com acesso a internet, mesmo que esse usuário não disponha de uma máquina com elevada capacidade de processamento, normalmente exigido por ferramentas de CAD.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2017. / Made available in DSpace on 2017-06-27T04:21:26Z (GMT). No. of bitstreams: 1 345871.pdf: 3595709 bytes, checksum: f2160b79087e6603d6e09bd965793c84 (MD5) Previous issue date: 2017 / Na síntese física de circuitos integrados, a etapa de legalização é responsável por remover sobreposições de células e alinhá-las com as linhas e colunas do circuito, enquanto minimiza o deslocamento das células. Esta etapa é aplicada não somente após o posicionamento global, mas também após etapas de otimização incremental tais como posicionamento incremental guiado por atraso, gate sizing e inserção de buffers. Quando utilizada em técnicas de otimização incremental, a legalização pode ser aplicada como um passo final, após cada iteração da otimização,ou de maneira incremental, após cada transformação no posicionamento. Infelizmente, técnicas recentes de legalização incremental utilizam estruturas de dados que não são adequadas para o armazenamento de informações sobre geometrias. Além disso, apesar de diferentes estratégias de legalização serem utilizadas por diferentes trabalhos de otimização incremental, estes trabalhos não apresentam resultados quantitativos do impacto destas estratégias no tempo de execução e qualidade da solução final. Este trabalho propõe uma técnica de legalização incremental utilizando uma estrutura de dados chamada R-tree, projetada para o armazenamento de informações sobre geometrias, permitindo buscas espaciais rápidas. A técnica proposta foi comparada atécnicas do estado da arte em legalização incremental, assim como às estratégias de legalização final e iterativa. Os resultados experimentais mostram que a técnica proposta é pelo menos 6 vezes mais rápida e realiza o mesmo número de legalizações quando comparado a outras técnicas de legalização incremental do estado da arte. Além disso, o algoritmo proposto é mais rápido que as estratégias de legalização final e iterativa, enquanto resulta em uma solução com perfil de densidade e comprimento das interconexões semelhante.<br> / Abstract : In the physical synthesis of digital circuits, circuit legalization removes overlaps and keeps cell alignment with circuit rows and sites while minimizing total cell displacement. Legalization is applied not only after global placement, but also after incremental optimization steps like incremental timing-driven placement, gate sizing, and buffer insertion. In the case of incremental optimization techniques, the legalization stepcan be applied as a final step, after each optimization iteration or incrementally, after each cell movement. Unfortunately, recent incremental legalization techniques employ data structures that are not suitable for handling geometry information. In addition, despite different legalization strategies are used by different works on incremental optimization, those works do not present quantitative results on how those strategies impact on the runtime and quality of the final solution. This work proposes a new legalization technique that relies on an R-tree, a data structure tailored to efficient geometry information storage, which allows for fast spatial search. The proposed technique was compared to state-of-the-art incremental legalization techniques, as well as to the final and iterative legalization strategies. Experimental results show that the proposed technique is at least 6 times faster and performs as many successful legalizations when compared to the related work on incremental legalization. In addition, it is faster than both the other two legalization strategies, while resulting in a solution with similar density profile and circuit wirelength.

Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica / Made available in DSpace on 2013-12-05T22:10:27Z (GMT). No. of bitstreams: 0 Previous issue date: 2012

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica / Made available in DSpace on 2012-10-21T23:32:33Z (GMT). No. of bitstreams: 0 / Este trabalho apresenta uma eficiente referência de corrente para a polarização de circuitos analógicos MOS de baixo e/ou ultrabaixo consumo de potência. Uma metodologia de projeto é proposta para otimizar sua operação em baixíssima tensão de alimentação. Esta metodologia é baseada no modelo ACM, válido em todas as regiões de operação. Uma análise de sensibilidade é incluída, a fim de reduzir a dispersão da corrente de referência, a diferentes parâmetros de projeto e variações na fonte de alimentação. Validação da técnica é realizada através de simulação e fabricação de circuitos integrados de teste, nas tecnologias CMOS AMIS 1.5 m e TSMC 0.35 m. This work presents an efficient current reference for biasing of MOS analog circuits of ultra low power consumption. A design methodology is proposed for optimize the current reference to very low-voltage operation. This methodology is based on the ACM model, valid on all operations regions. A sensibility analysis is included in order to reduce the current dispersion to design parameters and variations in the supply power. Validation of the technique is done by means of simulation and fabrication of test integrated circuits, in the CMOS technologies AMIS 1.5 m e TSMC 0.35 m.