Made available in DSpace on 2014-06-11T19:34:58Z (GMT). No. of bitstreams: 0 Previous issue date: 2011-07-07Bitstream added on 2014-06-13T19:44:42Z : No. of bitstreams: 1 costa_c_dr_guara.pdf: 2365051 bytes, checksum: 734a89b6d453aae979b320a037beeda4 (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / O monitoramento em tempo real de eventos em uma planta industrial é uma técnica avançada que apresenta condições reais de funcionamento das máquinas responsáveis pelo processo de manufatura. Um programa de manutenção preditiva em máquinas rotativas engloba várias técnicas de monitoramento da condição da máquina, para determinar o surgimento de falhas. Para o aumento da confiabilidade operacional e redução da manutenção preditiva, faz-se necessário um instrumento eficiente de análise e monitoramento do processo que, em tempo real possibilite a detecção de falhas incipientes. Durante os últimos anos tem ocorrido uma grande evolução tecnológica na área de sistemas digitais, abrangendo inovações tanto em hardware como em software. tais inovações permitem o desenvovimento de novas metodologias de projeto que levam em conta a facilidade de futuras modificações modernizações e expansões do sistema projetado. Este trabalho apresenta um estudo de novas ferramentas de projeto para sistemas digitais embarcados, baseados em aquitetura de hardware aberta com lógica reconfigurável. Será abordado um estudo de caso na área de detecção de falhas em máquinas rotativas, bem como sua implementação e teste / The real-time monitoring of events in an industrial plant is an advanced technique that presents the real conditions of operation of the machinery responsible for the manufactiring process. A predictive maintenance program inclues various rotating machinery condition monitoring rwchiques of the machine to determine the conditions of failure. To increase the operational reliability and reduced preventive maintenance, it is necessary an efficient tool for analysis and process monitoring, in real time, enabling the detection of incipient faults. Over the past few years there has been a major technological developments related to digital systems, including innovations in both hardware and software. These innovations enable the development of new design methodologies that take into account the ease of future modifications, upgrade and expansions of the esigned system. This paper presents a study of new design tools for embedded digital systems based on open hardware architecture eith reconfigurable logic. Wil be discussed a case study in the area of fault detection in rotating machinery, as well as its implementation and testing

Este trabalho apresenta o módulo Collaborative Service, uma extensão do ambiente Cave, desenvolvido para suportar conceitos de trabalho cooperativo no projeto de circuitos integrados. Esta extensão por sua vez, é baseada na metodologia Pair- Programming e nas tecnologias Jini e Javaspaces. O módulo Collaborative Service foi desenvolvido para auxiliar a continuidade do processo de desenvolvimento de circuitos integrados complexos, inserindo uma dinâmica de grupo através da extensão de Pair-Programming para máquinas remotas. Esse modelo permite que dois ou mais projetistas interajam em um mesmo projeto ou blocos de projeto, independente de suas localizações geográficas e tipos de plataformas de hardware/software. Ele foi projetado para ser genérico e essa característica o torna capaz de suportar as ferramentas de CAD, atuais e futuras, do ambiente Cave (um framework de apoio ao projeto de circuitos integrados). Como estudo de caso, foram utilizadas duas ferramentas do Ambiente Cave. O primeiro caso mostra uma cooperação em nível de descrições gráficas, representada pela ferramenta Blade, um editor de esquemáticos hierárquico. O segundo caso foi representado pelo editor de descrições textuais (VHDL, Verilog e Linguagem C), chamado Homero. No estudo de caso com a ferramenta Blade foi demonstrado que a cooperação proposta por esse modelo pode atuar sob diferentes níveis de hierarquia de projeto, além de suportar a interação de inúmeros projetistas em um mesmo bloco. Na ferramenta Homero, demonstrou-se a cooperação em nível de descrições textuais, representados por (códigos) projetos VHDL acrescidos da participação de vários projetistas. Com esses exemplos, foi possível demonstrar as estratégias de percepção e comunicação com os projetistas, além de descrever a criação de blocos de projeto de uma forma cooperativa. Como contribuição desse trabalho, acrescenta-se ao Ambiente Cave mais um recurso para o projeto de circuitos integrados. Nesse sentido, grupos de projetistas podem projetar um sistema ou circuito integrado de forma cooperativa utilizando-se das funcionalidades desse modelo.

Este trabalho apresenta novos algoritmos para o roteamento de circuitos integrados, e discute sua aplicação em sistemas de síntese de leiaute. As interconexões têm grande impacto no desempenho de circuitos em tecnologias recentes, e os algoritmos propostos visam conferir maior controle sobre sua qualidade, e maior convergência na tarefa de encontrar uma solução aceitável. De todos os problemas de roteamento, dois são de especial importância: roteamento de redes uma a uma com algoritmos de pesquisa de caminhos, e o chamado roteamento de área. Para o primeiro, procura-se desenvolver um algoritmo de pesquisa de caminhos bidirecional e heurístico mais eficiente, LCS*, cuja aplicação em roteamento explora situações específicas que ocorrem neste domínio. Demonstra-se que o modelo de custo influencia fortemente o esforço de pesquisa, além de controlar a qualidade das rotas encontradas, e por esta razão um modelo mais preciso é proposto. Para roteamento de área, se estuda o desenvolvimento de uma nova classe de algoritmos sugerida em [JOH 94], denominados LEGAL. A viabilidade e a eficiência de tais algoritmos são demonstradas com três diferentes implementações. Devem ser também estudados mecanismos alternativos para gerenciar espaços e tratar modelos de grade não uniforme, avaliando-se suas vantagens e sua aplicabilidade em outros diferentes contextos.

A propagação de eventos transientes na lógica combinacional é estudada através da simulação elétrica do circuito, utilizando-se o simulador Hspice. Uma das fontes de falhas transientes é o pulso transiente causado por partículas ionizantes que atingem o circuito. O estudo é centrado nas propriedades de mascaramento elétrico das portas lógicas. Estuda-se a propagação do pulso transiente através de cada estágio da lógica até que alcance um elemento da memória. A partir do estudo das propriedades de mascaramento elétrico, propõe-se um modelo simples para a degradação e ampliação de um pulso transiente enquanto este é propagado através de uma cadeia de portas lógicas. O modelo considera as propriedades elétricas das portas, utilizando como parâmetro principal da modelagem o tempo de propagação (atraso) da porta lógica. O modelo é computacionalmente eficiente e adequado para implementação em ferramentas de auxilio de projeto automatizadas, como ferramentas de timing analysis. A ferramenta timing analysis poderia então executar um algoritmo para percorrer todos os nós de um circuito, determinando os nós mais sensíveis, ajudando a estimar e reduzir a taxa de falhas transientes do circuito. Visando no futuro, testar o modelo e o comportamento de circuitos combinacional sobre efeito de partículas radioativas, foram estudadas algumas arquiteturas existentes capazes de medir a largura dos pulsos transientes nos circuitos combinacionais on-chip, para compararmos com o modelo analítico proposto e os comportamentos elétricos obtidos através de simulação Hspice. / Single Event Transients in Combinatorial Logic are studied using spice-level circuit simulation. The study is centered on the electrical masking properties of the gates. The propagation of the transient through each stage of logic until it reaches a memory element is characterized. Both duration and amplitude of the transient pulse are attenuated as it propagates through the logic gates. A simple, first order model for the degradation of a transient pulse as it is propagated through a chain of logic gates is proposed. The model considers the electrical properties of the logic gates through which the pulse propagates. The model is computationally efficient and intended to be implemented in a timing analysis tool. The timing analysis tool could then implement an algorithm to traverse all circuit nodes, determining the most sensitive nodes, helping to estimate and reduce the soft error failure rate of the whole circuit. Aiming at the future, test the model and the behavior of combinatorial circuits effect on radioactive particles, was studied some existing architectures capable of measuring the width of transient pulses in combinatorial circuits on-chip, to compare with the proposed analytical model and the electrical behaviors obtained by Hspice simulation.

No intuito de validar seus projetos de sistemas integrados, o Grupo de Microeletrônica da UFRGS tem investido na inserção de estruturas de teste nos núcleos de hardware que tem desenvolvido. Um exemplo de tal tipo de sistema é a “caneta tradutora”, especificada e parcialmente desenvolvida por Denis Franco. Esta caneta se utiliza de um microcontrolador 8051 descrito em VHDL, o qual ainda carece de estruturas dedicadas com funções orientadas à testabilidade. Este trabalho exemplifica a integração de teste em um circuito eletrônico préprojetado. Neste caso específico, foi utilizado o microcontrolador 8051 fonte compatível que será inserido no contexto da caneta tradutora. O método utilizado apoiou-se na norma IEEE1149.1, destinada a definir uma infra-estrutura baseada na técnica do boundary scan para o teste de placas de circuito impresso. São apresentadas características de testabilidade desenvolvidas para o microcontrolador, utilizando-se a técnica do boundary scan em sua periferia e a técnica do scan path em seu núcleo. A inserção destas características de teste facilita a depuração e testes em nível de sistema, imaginando-se o sistema como algo maior, fazendo parte do sistema da caneta tradutora como um todo. São elaborados exemplos de testes, demonstrando a funcionalidade do circuito de teste inserido neste núcleo e a possibilidade de detecção de falhas em pontos distintos do sistema. Finalmente, avalia-se o custo associado à integração desta infra-estrutura de teste, tanto em termos de acréscimo de área em silício, quanto em termos de degradação de desempenho do sistema.

Este trabalho tem como objetivo estudar e avaliar técnicas para a aceleração de algoritmos de análise de timing funcional (FTA - Functional Timing Analysis) baseados em geração automática de testes (ATPG – Automatic Test Generation). Para tanto, são abordados três algoritmos conhecidos : algoritmo-D, o PODEM e o FAN. Após a análise dos algoritmos e o estudo de algumas técnicas de aceleração, é proposto o algoritmo DETA (Delay Enumeration-Based Timing Analysis) que determina o atraso crítico de circuitos que contêm portas complexas. O DETA está definido como um algoritmo baseado em ATPG com sensibilização concorrente de caminhos. Na implementação do algoritmo, foi possível validar o modelo de computação de atrasos para circuitos que contêm portas complexas utilizando a abordagem de macro-expansão implícita. Além disso, alguns resultados parciais demonstram que, para alguns circuitos, o DETA apresenta uma pequena dependência do número de entradas quando comparado com a dependência no procedimento de simulação. Desta forma, é possível evitar uma pesquisa extensa antes de se encontrar o teste e assim, obter sucesso na aplicação de métodos para aceleração do algoritmo.

Duas ferramentas para modelamento de indutores planares, retangulares e integrados e as equações analíticas implementadas em um software, foram estudadas e analisadas, para determinar qual é a mais apropriada, ou seja, aquela que fornece os resultados mais próximos de medidas experimentais, com menor custo, maior velocidade, etc. Indutores planares integrados apresentam limitações severas em seu uso. As duas principais são: o baixo valor do fator de qualidade, que limita o ganho e a banda nos amplificadores e filtros que os utilizam; e a dificuldade no seu modelamento e na determinação dos parâmetros que os caracterizam. Apesar das dificuldades no uso destes dispositivos, eles são aplicados em diversos sistemas, tais como transceptores que operam em rádio freqüências. Nestes sistemas, indutores são necessários e sua integração é essencial para se obter soluções completamente integradas. As ferramentas estudadas para o modelamento de indutores neste trabalho foram: ASITIC e SONNET. As equações analíticas foram implementadas no MATLAB. A comparação entre as ferramentas e as equações foi feita por meio de cinco indutores construídos e medidos. Os indutores foram fabricados em tecnologia CMOS de 0,35 µm com quatro camadas de metal. Para realizar a correta comparação entre os resultados simulados e as medidas elétricas, reduzindo ao máximo a interferência de elementos parasitas (inclusos pelos pads), os indutores foram inseridos em estruturas de teste. Estruturas de caracterização apropriadas foram também projetadas para permitir a eliminação do efeito das estruturas de teste sobre as medidas. / Two modeling tools for integrated planar square inductors and one software implementing analytical relations, were studied and analyzed, to determine which is the most appropriate, that is, the tools that will supply the closest results to experimental measurements with, lower costs, higher speed, etc. Integrated planar inductors present severe limitations in their use. The two main limitations are: the low value of the quality factor, that affects the gain and the band of amplifiers and filters where they are used; and the difficulty in modeling and determining of their parameters. Inspire of the difficulties in the use of these devices, they are applied in many systems, such as transceivers that operate in radio frequency. In these systems, inductors are necessary and their integration is essential to obtain completely integrated solutions. In this work the studied tools for inductor modeling were: ASITIC and SONNET. The analytical relations were implementing in MATLAB. The comparisons between the tools were made through five implemented and measured inductors. The inductors were fabricated in a CMOS 0.35 µm technology with four metal layers. In order to carry out the correct comparison between the modeled results and the electric measurements, minimizing the interference of pad parasitic elements, the inductors were inserted within appropriate test structures. Characterization structures were also implemented to allow the elimination of the test structure effects on the measurements.

Orientador: Mauro Hugo Mathias / Banca: José Elias Tomazini / Banca: Samuel Euzédice de Lucena / Banca: Jussara Pimenta Matos / Banca:Francisco Carlos Parquet Bizarria / Resumo: O monitoramento em tempo real de eventos em uma planta industrial é uma técnica avançada que apresenta condições reais de funcionamento das máquinas responsáveis pelo processo de manufatura. Um programa de manutenção preditiva em máquinas rotativas engloba várias técnicas de monitoramento da condição da máquina, para determinar o surgimento de falhas. Para o aumento da confiabilidade operacional e redução da manutenção preditiva, faz-se necessário um instrumento eficiente de análise e monitoramento do processo que, em tempo real possibilite a detecção de falhas incipientes. Durante os últimos anos tem ocorrido uma grande evolução tecnológica na área de sistemas digitais, abrangendo inovações tanto em hardware como em software. tais inovações permitem o desenvovimento de novas metodologias de projeto que levam em conta a facilidade de futuras modificações modernizações e expansões do sistema projetado. Este trabalho apresenta um estudo de novas ferramentas de projeto para sistemas digitais embarcados, baseados em aquitetura de hardware aberta com lógica reconfigurável. Será abordado um estudo de caso na área de detecção de falhas em máquinas rotativas, bem como sua implementação e teste / Abstract: The real-time monitoring of events in an industrial plant is an advanced technique that presents the real conditions of operation of the machinery responsible for the manufactiring process. A predictive maintenance program inclues various rotating machinery condition monitoring rwchiques of the machine to determine the conditions of failure. To increase the operational reliability and reduced preventive maintenance, it is necessary an efficient tool for analysis and process monitoring, in real time, enabling the detection of incipient faults. Over the past few years there has been a major technological developments related to digital systems, including innovations in both hardware and software. These innovations enable the development of new design methodologies that take into account the ease of future modifications, upgrade and expansions of the esigned system. This paper presents a study of new design tools for embedded digital systems based on open hardware architecture eith reconfigurable logic. Wil be discussed a case study in the area of fault detection in rotating machinery, as well as its implementation and testing / Doutor

Made available in DSpace on 2014-07-18T02:01:27Z (GMT). No. of bitstreams: 1 000459325-Texto+Completo-0.pdf: 2898170 bytes, checksum: 16df18a4b13e444ddaa394a95eaebeae (MD5) Previous issue date: 2014 / The use of Real-Time Operating System (RTOS) became an attractive solution to design safety-critical real-time embedded systems. At the same time, we enthusiasti-cally observe the widespread use of multicore processors in an endless list of our daily applications. It is also a common agreement the increasing market pressure to reduce power consumption under which these embedded, portable systems have to operate. As the major consequence, these systems are becoming more and more sensitive to transi-ent faults originated from a large spectrum of noisy sources such as conducted and radi-ated Electromagnetic Interference (EMI) and ionizing radiation (single-event effect: SEE and total-ionizing dose: TID). Therefore, the system’s reliability degrades. In this work, we discuss the development and validation of an Infrastructure-Intellectual Prop-erty (I-IP) able to monitor the RTOS’ activity in a multicore processor system-on-chip. The final goal is to detect faults that corrupt the task scheduling process in embedded systems based on preemptive RTOS. Examples of such faults could be those that pre-vent the processor from attending an interruption of higher priority, tasks that are strict-ly allocated to run on a given core, but are running on another one, or even the execu-tion of low-priority tasks that are passed over high-priority ones in the ready-task list maintained on-the-fly by the RTOS. This I-IP, namely RTOS-Watchdog, was described in VHDL and is connected to each of the processor CPU-Addresses busses. The RTOS–Watchdog has a parameterizable interface to easily fit any processor bus. A case-study based on a multicore processor running different test programs under the control of a typical preemptive RTOS was implemented. The case-study was prototyped in a Xilinx Virtex4 FPGA mounted on a dedicated platform (board plus con-trol software) fully developed at the Computing Signals & Systems’ Group (SiSC) [1] of the Catholic University (PUCRS). For validation, the whole system was exposed to combined effects of EMI and TID. Such experiments were performed in several steps, part of them carried out at PUCRS, Brazil, and part at the Instituto Nacional de Tecnología Industrial (INTI) and Centro Atómico, both located in the city of Buenos Aires, Argentina. The obtained results demonstrate that the proposed approach provides higher fault coverage and reduced fault latency when compared to the native fault detec-tion mechanisms embedded in the kernel of the RTOS. / O uso de sistemas operacionais de tempo real (Real-Time Operating Systems, RTOS), tornou-se uma solução atrativa para o projeto de sistemas embarcados críticos de tempo real. Ao mesmo tempo, observamos com entusiasmo o amplo uso de proces-sadores multicores em uma lista interminável de nossas aplicações diárias. É também um acordo comum a crescente pressão do mercado para reduzir o consumo de energia em que estes sistemas portáteis embarcados necessitam para operar. A principal conse-quência é que estes sistemas estão se tornando cada vez mais suscetíveis à falhas transi-entes originadas por um amplo espectro de fontes de ruídos como Interferência Eletro-magnética (Electromagnetic Interference, EMI) conduzida e irradiada e radiação ioni-zante (single-event transient: SET e total-ionizing dose: TID). Portanto, a confiabilidade destes sistemas é degradada. Nesta dissertação, discute-se o desenvolvimento e valida-ção de um I-IP (Infrastructure-Intellectual Property) capaz de monitorar a atividade do RTOS em um processador multicore. O objetivo final é detectar falhas que corrompem o processo de escalonamento de tarefas em sistema sistemas embarcados baseados em RTOS preemptivos. Como exemplo destas falhas podem ser aquelas que impedem o processador de atender uma interrupção de alta prioridade, tarefas alocadas para serem executadas por um determinado núcleo, mas que são executadas por outro núcleo, ou até a execução de tarefas de baixa prioridade enquanto houver tarefas de alta prioridade na lista de tarefas prontas atualizada dinamicamente pelo RTOS. Este I-IP, chamado RTOS–Watchdog, foi descrito em VHDL e é conectado ao Barramento de Endereços da CPU em cada núcleo do processador. O RTOS–Watchdog possui uma interface parame-trizável de modo a facilitar a adaptação a qualquer processador. Um estudo de caso baseado em um processador multicore executando diferen-tes benchmarks sob o controle de um RTOS preemptivo típico foi desenvolvido. O es-tudo de caso foi prototipado em uma FPGA Xilinx Virtex4 montada em uma plataforma dedicada (placa mais software de controle) totalmente desenvolvida no Grupo Compu-ting Signals & Systems (SiSC) [1] da Pontifícia Universidade Católica do Rio Grande do Sul (PUCRS). Para a validação, todo o sistema foi exposto aos efeitos combinados de EMI e TID. Estes experimentos foram realizados em diversos passos, parte deles foram realizados na PUCRS, Brasil e parte no Instituto Nacional de Tecnologia Industrial (INTI) e Centro Atómico, ambos na cidade de Buenos Aires, Argentina. Os resultados demonstram que a abordagem proposta fornece uma maior cobertura de falhas e latência de falhas reduzida quando comparados aos mecanismos de detecção de falhas nativos embarcados no kernel do RTOS.

Made available in DSpace on 2013-08-07T18:53:03Z (GMT). No. of bitstreams: 1 000395124-Texto+Completo-0.pdf: 1485381 bytes, checksum: 9936ed7d7bb8dd338419e42e6aea0c89 (MD5) Previous issue date: 2007 / The constant increase of density in today´s programmable logic devices (FPGA’s), together with the lowering of prices of these integrated circuits, has been making possible the implementation of complex systems which, some time ago, would require dedicated integrated circuits. In designs where an FPGA is already in use, it is even easier to justify the integration of new functionalities to the programmable logic project, as the costs involving the software and hardware development tools have already been used. This work implements an Ethernet bridge using a system composed by softprocessor, where the functions related to the packet classification and forwarding are executed in software, what makes the system far more versatile and friendly to implementation changes in the future, as well as easy maintenance. Besides the softprocessor, implemented in VHDL there are the media access controller (MAC) and an HDLC controller, which is used as the connection point between the local and remote bridges. The prototyping of the system, to evaluate the performance, has been done using the software tools and development boards from Xilinx, since they were easily accessible and offer the MicroBlaze softprocessor IP core, a 32 bit RICS processor with harvard architecture. The performance analysis of the system, done with use of software tools like Iperf and hardware tools like SmartBits, has shown that the bridge was fast enough to handle small packets at a rate over 1Mbps. For larger packets, the performance was close to the 2Mbps, which represent the maximum typical rate where this bridge will be inserted in the real applications. Due to its extremely versatile nature, having been implemented using programmable logic and software functions, the system can handle the inclusion of new features in future activities, such as packet filtering, virtual LAN’s and the Spanning Tree Protocol. Besides these new software functionalities, new hardware modules can also be inserted, be it either to implement new features, such as the increase in the number of WAN interfaces, or to simply optimize existing logic blocks. / O constante aumento na densidade dos dispositivos de lógica programável (FPGA’s), aliado à diminuição dos preços destes circuito integrados, tem viabilizado a implementação de sistemas complexos, que antes necessariamente implicavam no uso de circuitos integrados dedicados. Em projetos onde um FPGA já é utilizado, justifica-se ainda mais facilmente a integração de novas funcionalidades ao projeto de lógica programável, uma vez que os custos envolvendo as ferramentas de desenvolvimento, tanto de hardware quanto de software, já foram contabilizados. Este trabalho implementa uma bridge ethernet através de um sistema composto por um softprocessor, onde as funções relativas à classificação e encaminhamento dos pacotes são realizadas em software, o que torna o sistema mais acessível à mudanças na implementação e de fácil manutenção. Além do softprocessor, implementados em VHDL ainda temos um controlador de acesso ao meio físico ethernet (MAC) e um controlador HDLC o qual é utilizado como ponto de ligação entre as bridge local e a bridge remota. A prototipagem do sistema, para avaliação e análise de desempenho, é feita com o uso das ferramentas de software e placas de desenvolvimento de hardware da Xilinx, por serem de fácil acesso e que oferecem o núcleo de softprocessor MicroBlaze, um microprocessador RISC de 32 bits com arquitetura harvard. A análise de desempenho do sistema, realizada com o auxílio de ferramentas de software (Iperf) e hardware (SmartBits), mostrou que a bridge consegue atingir taxas acima de 1Mbps com pacotes pequenos (64 bytes), típicos das aplicações VoIP. Para pacotes maiores, o desempenho se aproximou dos 2 Mbps, que representam a taxa típica máxima onde este dispositivo será usado na prática. Devido à sua natureza extremamente maleável, em vista da utilização de lógica programável e de funções de software, o sistema permite a inclusão de novas facilidades em atividades futuras, tais como a filtragem de pacotes, redes locais virtuais (VLAN’s) e o protocolo Spanning Tree. Além de novas funcionalidades de software, novos módulos do hardware sintetizável também podem ser incorporados, sejam para desempenhar novas funções, tais como o aumento das interfaces WAN, como para otimizar módulos já existentes.