Nas últimas décadas, o interesse na eletrônica flexível tem aumentado. Sistemas que apresentam benefícios, tais como: baixo custo, melhor desempenho, transparência, confiabilidade e melhores credenciais ecológicas, estão sendo extensivamente pesquisados por vários grupos. Os transistores de filmes-finos possuem potencial para alcançarem essas características. Dispositivos baseados em óxido de zinco (ZnO) tem atraído pesquisadores devido as suas propriedades elétricas, sensoriais e ópticas. Neste trabalho, nanopartículas de ZnO foram utilizadas como semicondutor ativo e cross-linked PVP (polivinilfenol) e PECVD-SiO2 (plasma enhanced chemical vapor deposition silicon dioxide) como dielétricos de porta para integrar transistores de filmes-finos. Este processo de integração tem por objetivo os pré-requisitos de baixo custo e baixa temperatura (<200°C). Por esta razão, a utilização de técnicas de integração simples, como o spin-coating ou a técnica de sidewall-etchback, foram utilizadas. Infelizmente, existem problemas relacionados à confiabilidade em dispositivos baseados em ZnO, entre eles a degradação no tempo ou a histerese. Após uma investigação experimental da histerese na característica de transferência, um modelo qualitativo para o comportamento observado é proposto. Observou-se que a direção da histerese é afetada pela variação da temperatura quando o dielétrico polimérico é usado. Baseando-se na caracterização dos transistores, a polarização do PVP, as armadilhas na superfície das nanopartículas e na interface com o dielétrico, bem como a liberação de moléculas de oxigênio da superfície das nanopartículas foram atribuídas como as principais causas da histerese. Além disso, uma flutuação discreta da corrente é observada em testes de estresse devido à captura e liberação de portadores em determinados caminhos de corrente no transistor, semelhante a random telegraph signal (RTS), relatado em MOSFET nanométricos. Este resultado suporta o hipotético mecanismo de transporte de elétrons (caminhos de percolação) em filmes compostos por ZnO nanoparticulado. / During the last decades, the interest in flexible electronics has arisen. Systems that present benefits such as low cost, improved performance, transparency, reliability and better environmental credential are being extensively researched by several groups. Thin-film transistors (TFT) have good potential concerning these technologies. Therefore, zinc oxide (ZnO) based devices have been attracting researchers for its electrical, sensory and optical properties. In this work, ZnO nanoparticles were used to integrate thin-film transistors, in which cross-linked PVP (Poly(4-vinylphenol)) and PECVD-SiO2 (plasma enhanced chemical vapor deposition silicon dioxide) were used as gate dielectric layer. The complete integration process targets low cost and low temperature requirements (< 200°C). For this reason, simple process techniques as spin-coating or sidewall-etchback were used. Unfortunately, there are different reliability concerns in ZnO devices, among them aging or hysteresis. An experimental investigation of the hysteresis in the transfer characteristic is performed, and a qualitative model for the observed behavior is proposed. It was observed that the hysteresis direction is affected by temperature variation when the polymeric dielectric is used. The PVP bulk polarization, the traps in nanoparticles and at the polymeric dielectric interface, as well as the desorption of oxygen molecules in the surface of the nanoparticles, were attributed as the main cause of the hysteretic behavior. Moreover, capture and release of charge carriers by traps at determined current paths in the transistor lead to discrete current fluctuations in stress tests, similar to random telegraph signal (RTS) reported in nanoscale MOSFET. This result supports the hypothesis of charge transport mechanism (percolation paths) in nanoparticulate ZnO.

Nas últimas décadas, o interesse na eletrônica flexível tem aumentado. Sistemas que apresentam benefícios, tais como: baixo custo, melhor desempenho, transparência, confiabilidade e melhores credenciais ecológicas, estão sendo extensivamente pesquisados por vários grupos. Os transistores de filmes-finos possuem potencial para alcançarem essas características. Dispositivos baseados em óxido de zinco (ZnO) tem atraído pesquisadores devido as suas propriedades elétricas, sensoriais e ópticas. Neste trabalho, nanopartículas de ZnO foram utilizadas como semicondutor ativo e cross-linked PVP (polivinilfenol) e PECVD-SiO2 (plasma enhanced chemical vapor deposition silicon dioxide) como dielétricos de porta para integrar transistores de filmes-finos. Este processo de integração tem por objetivo os pré-requisitos de baixo custo e baixa temperatura (<200°C). Por esta razão, a utilização de técnicas de integração simples, como o spin-coating ou a técnica de sidewall-etchback, foram utilizadas. Infelizmente, existem problemas relacionados à confiabilidade em dispositivos baseados em ZnO, entre eles a degradação no tempo ou a histerese. Após uma investigação experimental da histerese na característica de transferência, um modelo qualitativo para o comportamento observado é proposto. Observou-se que a direção da histerese é afetada pela variação da temperatura quando o dielétrico polimérico é usado. Baseando-se na caracterização dos transistores, a polarização do PVP, as armadilhas na superfície das nanopartículas e na interface com o dielétrico, bem como a liberação de moléculas de oxigênio da superfície das nanopartículas foram atribuídas como as principais causas da histerese. Além disso, uma flutuação discreta da corrente é observada em testes de estresse devido à captura e liberação de portadores em determinados caminhos de corrente no transistor, semelhante a random telegraph signal (RTS), relatado em MOSFET nanométricos. Este resultado suporta o hipotético mecanismo de transporte de elétrons (caminhos de percolação) em filmes compostos por ZnO nanoparticulado. / During the last decades, the interest in flexible electronics has arisen. Systems that present benefits such as low cost, improved performance, transparency, reliability and better environmental credential are being extensively researched by several groups. Thin-film transistors (TFT) have good potential concerning these technologies. Therefore, zinc oxide (ZnO) based devices have been attracting researchers for its electrical, sensory and optical properties. In this work, ZnO nanoparticles were used to integrate thin-film transistors, in which cross-linked PVP (Poly(4-vinylphenol)) and PECVD-SiO2 (plasma enhanced chemical vapor deposition silicon dioxide) were used as gate dielectric layer. The complete integration process targets low cost and low temperature requirements (< 200°C). For this reason, simple process techniques as spin-coating or sidewall-etchback were used. Unfortunately, there are different reliability concerns in ZnO devices, among them aging or hysteresis. An experimental investigation of the hysteresis in the transfer characteristic is performed, and a qualitative model for the observed behavior is proposed. It was observed that the hysteresis direction is affected by temperature variation when the polymeric dielectric is used. The PVP bulk polarization, the traps in nanoparticles and at the polymeric dielectric interface, as well as the desorption of oxygen molecules in the surface of the nanoparticles, were attributed as the main cause of the hysteretic behavior. Moreover, capture and release of charge carriers by traps at determined current paths in the transistor lead to discrete current fluctuations in stress tests, similar to random telegraph signal (RTS) reported in nanoscale MOSFET. This result supports the hypothesis of charge transport mechanism (percolation paths) in nanoparticulate ZnO.

Nas últimas décadas, o interesse na eletrônica flexível tem aumentado. Sistemas que apresentam benefícios, tais como: baixo custo, melhor desempenho, transparência, confiabilidade e melhores credenciais ecológicas, estão sendo extensivamente pesquisados por vários grupos. Os transistores de filmes-finos possuem potencial para alcançarem essas características. Dispositivos baseados em óxido de zinco (ZnO) tem atraído pesquisadores devido as suas propriedades elétricas, sensoriais e ópticas. Neste trabalho, nanopartículas de ZnO foram utilizadas como semicondutor ativo e cross-linked PVP (polivinilfenol) e PECVD-SiO2 (plasma enhanced chemical vapor deposition silicon dioxide) como dielétricos de porta para integrar transistores de filmes-finos. Este processo de integração tem por objetivo os pré-requisitos de baixo custo e baixa temperatura (<200°C). Por esta razão, a utilização de técnicas de integração simples, como o spin-coating ou a técnica de sidewall-etchback, foram utilizadas. Infelizmente, existem problemas relacionados à confiabilidade em dispositivos baseados em ZnO, entre eles a degradação no tempo ou a histerese. Após uma investigação experimental da histerese na característica de transferência, um modelo qualitativo para o comportamento observado é proposto. Observou-se que a direção da histerese é afetada pela variação da temperatura quando o dielétrico polimérico é usado. Baseando-se na caracterização dos transistores, a polarização do PVP, as armadilhas na superfície das nanopartículas e na interface com o dielétrico, bem como a liberação de moléculas de oxigênio da superfície das nanopartículas foram atribuídas como as principais causas da histerese. Além disso, uma flutuação discreta da corrente é observada em testes de estresse devido à captura e liberação de portadores em determinados caminhos de corrente no transistor, semelhante a random telegraph signal (RTS), relatado em MOSFET nanométricos. Este resultado suporta o hipotético mecanismo de transporte de elétrons (caminhos de percolação) em filmes compostos por ZnO nanoparticulado. / During the last decades, the interest in flexible electronics has arisen. Systems that present benefits such as low cost, improved performance, transparency, reliability and better environmental credential are being extensively researched by several groups. Thin-film transistors (TFT) have good potential concerning these technologies. Therefore, zinc oxide (ZnO) based devices have been attracting researchers for its electrical, sensory and optical properties. In this work, ZnO nanoparticles were used to integrate thin-film transistors, in which cross-linked PVP (Poly(4-vinylphenol)) and PECVD-SiO2 (plasma enhanced chemical vapor deposition silicon dioxide) were used as gate dielectric layer. The complete integration process targets low cost and low temperature requirements (< 200°C). For this reason, simple process techniques as spin-coating or sidewall-etchback were used. Unfortunately, there are different reliability concerns in ZnO devices, among them aging or hysteresis. An experimental investigation of the hysteresis in the transfer characteristic is performed, and a qualitative model for the observed behavior is proposed. It was observed that the hysteresis direction is affected by temperature variation when the polymeric dielectric is used. The PVP bulk polarization, the traps in nanoparticles and at the polymeric dielectric interface, as well as the desorption of oxygen molecules in the surface of the nanoparticles, were attributed as the main cause of the hysteretic behavior. Moreover, capture and release of charge carriers by traps at determined current paths in the transistor lead to discrete current fluctuations in stress tests, similar to random telegraph signal (RTS) reported in nanoscale MOSFET. This result supports the hypothesis of charge transport mechanism (percolation paths) in nanoparticulate ZnO.

Este trabalho propõe uma metodologia de projeto para células digitais MOS Current-Mode Logic (MCML) e faz um estudo da utilização destes circuitos, frente à utilização de células CMOS tradicionais. MCML é um estilo lógico desenvolvido para ser utilizado em circuitos de alta frequência e tem como princípio de funcionamento o direcionamento de uma corrente de polarização através de uma rede diferencial. Na metodologia proposta o dimensionamento inicial da célula lógica é obtido a partir do modelo quadrático de transistores e através de simulações SPICE analisa-se o comportamento da célula e se redimensiona a mesma para obter as especificações desejadas. Esta metodologia considera que todos os pares diferencias da rede de pull-down possuem o mesmo dimensionamento. O objetivo através desta metodologia é encontrar a melhor frequência de operação para uma dada robustez da célula digital. Dimensionamos células lógicas MCML de até três entradas para três tecnologias (XFAB XC06, IBM130 e PTM45). Comparamos os resultados da metodologia proposta com o software comercial de otimização de circuitos, Wicked™, o qual obteve uma resposta de atraso 20% melhor no caso da tecnologia XFAB XC06 e 3% no caso do processo IBM130. Através de simulações de osciladores em anel, demonstramos que a topologia MCML apresenta vantagens sobre as células digitais CMOS estáticas, em relação à dissipação de potência quando utilizada em circuitos de alta frequência e caminhos de baixa profundidade lógica. Também demonstramos, através de divisores de frequência, que estes circuitos quando feitos na topologia MCML podem atingir frequências de operação que em geral são o dobro das apresentadas em circuitos CMOS, além do mais atingem este desempenho com uma dissipação de potência menor que circuitos CMOS. A natureza analógica das células MCML as torna susceptíveis às variações de processo. Variações globais são compensadas pelo aumento dos transistores da PDN, já casos de descasamentos, por não terem um método de compensação, acabam por degradar a confiabilidade do circuito. Na avaliação da área ocupada por célula, a topologia MCML mostrou consumir mais área do que a topologia CMOS. / This work proposes a simulation-based methodology to design MOS Current-Mode Logic (MCML) gates and addresses the tradeoffs of the MCML versus static CMOS circuits. MCML is a design style developed focusing in a high-speed logic circuit. This logic style works with the principle of steering a constant bias current through a fully differential network of input transistors. The proposed methodology uses the quadratic transistor model to find the first design solution, through SPICE simulations, make decisions and resizes the gate to obtain the required solution. The method considers a uniform sizing of the pull-down network transistors. The target solution is the best propagation delay for a predefined gate noise margin. We design MCML gates for three different process technologies (XFAB XC06, IBM130 and PTM45), considering gates up to three inputs. We compare the solutions of the proposed methodology against commercial optimization software, Wicked™, that considers different sizing for PDN differential pairs. The solutions of the software results in a 20% of improvement, when compared to the proposed methodology, in the worst case input delay for the XFAB XC06 technology, and 3% in IBM130. We demonstrate through ring oscillators simulations that MCML gates are better for high speed and small logic path circuits when compared to the CMOS static gates. Moreover, by using MCML frequency dividers we obtained a maximum working frequency that almost doubles the frequency achieved by CMOS frequency dividers, dissipating less power than static CMOS circuits. We demonstrate through a reliability analysis that the analog behavior of MCML gates makes them susceptible to PVT variations. The global variations are compensated by the bias control circuits and with the increase of the PDN transistor width. This procedure compensates the gain loss of these transistors in a worst case variation. In other hand, this increasing degrades the propagation delay of the gates. The MCML gates reliability is heavily affected by the mismatching effects. The difference of the mirrored bias current and the mismatching of the differential pairs and the PUN degrade the design yield. The results of the layout extracted simulations demonstrate that MCML gates performs a better propagation delay performance over gates that depend on complexes pull-up networks in standard CMOS implementation, as well as multi-stages static CMOS gates. Considering the gate layout implementation we demonstrate that the standard structures of pull-up and bias current mirror present in the gate are prejudicial for the MCML gate area.

Este trabalho propõe uma metodologia de projeto para células digitais MOS Current-Mode Logic (MCML) e faz um estudo da utilização destes circuitos, frente à utilização de células CMOS tradicionais. MCML é um estilo lógico desenvolvido para ser utilizado em circuitos de alta frequência e tem como princípio de funcionamento o direcionamento de uma corrente de polarização através de uma rede diferencial. Na metodologia proposta o dimensionamento inicial da célula lógica é obtido a partir do modelo quadrático de transistores e através de simulações SPICE analisa-se o comportamento da célula e se redimensiona a mesma para obter as especificações desejadas. Esta metodologia considera que todos os pares diferencias da rede de pull-down possuem o mesmo dimensionamento. O objetivo através desta metodologia é encontrar a melhor frequência de operação para uma dada robustez da célula digital. Dimensionamos células lógicas MCML de até três entradas para três tecnologias (XFAB XC06, IBM130 e PTM45). Comparamos os resultados da metodologia proposta com o software comercial de otimização de circuitos, Wicked™, o qual obteve uma resposta de atraso 20% melhor no caso da tecnologia XFAB XC06 e 3% no caso do processo IBM130. Através de simulações de osciladores em anel, demonstramos que a topologia MCML apresenta vantagens sobre as células digitais CMOS estáticas, em relação à dissipação de potência quando utilizada em circuitos de alta frequência e caminhos de baixa profundidade lógica. Também demonstramos, através de divisores de frequência, que estes circuitos quando feitos na topologia MCML podem atingir frequências de operação que em geral são o dobro das apresentadas em circuitos CMOS, além do mais atingem este desempenho com uma dissipação de potência menor que circuitos CMOS. A natureza analógica das células MCML as torna susceptíveis às variações de processo. Variações globais são compensadas pelo aumento dos transistores da PDN, já casos de descasamentos, por não terem um método de compensação, acabam por degradar a confiabilidade do circuito. Na avaliação da área ocupada por célula, a topologia MCML mostrou consumir mais área do que a topologia CMOS. / This work proposes a simulation-based methodology to design MOS Current-Mode Logic (MCML) gates and addresses the tradeoffs of the MCML versus static CMOS circuits. MCML is a design style developed focusing in a high-speed logic circuit. This logic style works with the principle of steering a constant bias current through a fully differential network of input transistors. The proposed methodology uses the quadratic transistor model to find the first design solution, through SPICE simulations, make decisions and resizes the gate to obtain the required solution. The method considers a uniform sizing of the pull-down network transistors. The target solution is the best propagation delay for a predefined gate noise margin. We design MCML gates for three different process technologies (XFAB XC06, IBM130 and PTM45), considering gates up to three inputs. We compare the solutions of the proposed methodology against commercial optimization software, Wicked™, that considers different sizing for PDN differential pairs. The solutions of the software results in a 20% of improvement, when compared to the proposed methodology, in the worst case input delay for the XFAB XC06 technology, and 3% in IBM130. We demonstrate through ring oscillators simulations that MCML gates are better for high speed and small logic path circuits when compared to the CMOS static gates. Moreover, by using MCML frequency dividers we obtained a maximum working frequency that almost doubles the frequency achieved by CMOS frequency dividers, dissipating less power than static CMOS circuits. We demonstrate through a reliability analysis that the analog behavior of MCML gates makes them susceptible to PVT variations. The global variations are compensated by the bias control circuits and with the increase of the PDN transistor width. This procedure compensates the gain loss of these transistors in a worst case variation. In other hand, this increasing degrades the propagation delay of the gates. The MCML gates reliability is heavily affected by the mismatching effects. The difference of the mirrored bias current and the mismatching of the differential pairs and the PUN degrade the design yield. The results of the layout extracted simulations demonstrate that MCML gates performs a better propagation delay performance over gates that depend on complexes pull-up networks in standard CMOS implementation, as well as multi-stages static CMOS gates. Considering the gate layout implementation we demonstrate that the standard structures of pull-up and bias current mirror present in the gate are prejudicial for the MCML gate area.

Este trabalho propõe uma metodologia de projeto para células digitais MOS Current-Mode Logic (MCML) e faz um estudo da utilização destes circuitos, frente à utilização de células CMOS tradicionais. MCML é um estilo lógico desenvolvido para ser utilizado em circuitos de alta frequência e tem como princípio de funcionamento o direcionamento de uma corrente de polarização através de uma rede diferencial. Na metodologia proposta o dimensionamento inicial da célula lógica é obtido a partir do modelo quadrático de transistores e através de simulações SPICE analisa-se o comportamento da célula e se redimensiona a mesma para obter as especificações desejadas. Esta metodologia considera que todos os pares diferencias da rede de pull-down possuem o mesmo dimensionamento. O objetivo através desta metodologia é encontrar a melhor frequência de operação para uma dada robustez da célula digital. Dimensionamos células lógicas MCML de até três entradas para três tecnologias (XFAB XC06, IBM130 e PTM45). Comparamos os resultados da metodologia proposta com o software comercial de otimização de circuitos, Wicked™, o qual obteve uma resposta de atraso 20% melhor no caso da tecnologia XFAB XC06 e 3% no caso do processo IBM130. Através de simulações de osciladores em anel, demonstramos que a topologia MCML apresenta vantagens sobre as células digitais CMOS estáticas, em relação à dissipação de potência quando utilizada em circuitos de alta frequência e caminhos de baixa profundidade lógica. Também demonstramos, através de divisores de frequência, que estes circuitos quando feitos na topologia MCML podem atingir frequências de operação que em geral são o dobro das apresentadas em circuitos CMOS, além do mais atingem este desempenho com uma dissipação de potência menor que circuitos CMOS. A natureza analógica das células MCML as torna susceptíveis às variações de processo. Variações globais são compensadas pelo aumento dos transistores da PDN, já casos de descasamentos, por não terem um método de compensação, acabam por degradar a confiabilidade do circuito. Na avaliação da área ocupada por célula, a topologia MCML mostrou consumir mais área do que a topologia CMOS. / This work proposes a simulation-based methodology to design MOS Current-Mode Logic (MCML) gates and addresses the tradeoffs of the MCML versus static CMOS circuits. MCML is a design style developed focusing in a high-speed logic circuit. This logic style works with the principle of steering a constant bias current through a fully differential network of input transistors. The proposed methodology uses the quadratic transistor model to find the first design solution, through SPICE simulations, make decisions and resizes the gate to obtain the required solution. The method considers a uniform sizing of the pull-down network transistors. The target solution is the best propagation delay for a predefined gate noise margin. We design MCML gates for three different process technologies (XFAB XC06, IBM130 and PTM45), considering gates up to three inputs. We compare the solutions of the proposed methodology against commercial optimization software, Wicked™, that considers different sizing for PDN differential pairs. The solutions of the software results in a 20% of improvement, when compared to the proposed methodology, in the worst case input delay for the XFAB XC06 technology, and 3% in IBM130. We demonstrate through ring oscillators simulations that MCML gates are better for high speed and small logic path circuits when compared to the CMOS static gates. Moreover, by using MCML frequency dividers we obtained a maximum working frequency that almost doubles the frequency achieved by CMOS frequency dividers, dissipating less power than static CMOS circuits. We demonstrate through a reliability analysis that the analog behavior of MCML gates makes them susceptible to PVT variations. The global variations are compensated by the bias control circuits and with the increase of the PDN transistor width. This procedure compensates the gain loss of these transistors in a worst case variation. In other hand, this increasing degrades the propagation delay of the gates. The MCML gates reliability is heavily affected by the mismatching effects. The difference of the mirrored bias current and the mismatching of the differential pairs and the PUN degrade the design yield. The results of the layout extracted simulations demonstrate that MCML gates performs a better propagation delay performance over gates that depend on complexes pull-up networks in standard CMOS implementation, as well as multi-stages static CMOS gates. Considering the gate layout implementation we demonstrate that the standard structures of pull-up and bias current mirror present in the gate are prejudicial for the MCML gate area.