Made available in DSpace on 2015-04-14T13:59:09Z (GMT). No. of bitstreams: 1 461037.pdf: 1578465 bytes, checksum: cec1eb94f17a753cab90e1952f24deed (MD5) Previous issue date: 2014-08-29 / The main goal of the solar cell industry is to reduce the production costs so that the photovoltaic solar energy can be competitive with other kinds of electricity generation. Currently, many industrial silicon solar cells use p-type wafers and have a thickness of approximately 200 μm. The combination of the use of n-type silicon to obtain higher efficiency devices and thinner wafers can be an alternative for reducing costs. The aim of this work was to develop and evaluate silicon solar cells fabricated in thin wafers of n-type Czochralski-growth monocrystalline solar grade silicon, specifically in the development of the manufacturing process of p+nn+ and n+np+ solar cells. An etching based on 100 g of KOH and 1600 mL of H2O kept at 85 ?C was experimentally suited for thinning 200 μm wafers. Seven minutes in the etching were needed for obtaining 135 μm 140 μm thick wafers. The time of the standard texture etch used in the NT-Solar was optimized and the time that produced the lower reflectance was 40 min. By comparing metal pastes of Ag, Ag/Al and Al, we concluded that the latter enabled the manufacture of the more efficient solar cells, with both structures and aluminum metal paste cannot etch-through the TiO2 thin film. This way, the Al paste has to be deposited on the p+ face before the deposition of this film. The firing of the Ag and Al metal pastes were optimized taking into account the firing temperature. The higher average efficiencies were observed when the firing temperature remained in the range of 870 ?C a 890 ?C. More efficient solar cells fabricated with n+np+ and p+nn+ structures achieved the efficiency of 13.8 % and 13.2 %, respectively. The internal quantum efficiency showed the solar cells presented high surface recombination. By comparing both structures obtained with similar processes, we can conclude that n+np+ is the most suitable to the production of ntype silicon solar cells. / O principal objetivo da ind?stria de c?lulas solares ? reduzir os custos de produ??o a fim de que a energia solar fotovoltaica possa ser competitiva com outras formas de produ??o de energia el?trica. Atualmente, a maioria das c?lulas solares industriais de sil?cio utilizam l?minas tipo p e estas possuem espessura da ordem 200μm. A combina??o do uso de sil?cio tipo n para a obten??o de dispositivos de maior efici?ncia e l?minas finas podem ser alternativas para a redu??o dos custos. Este trabalho teve por objetivo desenvolver e avaliar c?lulas solares fabricadas sobre l?minas finas de sil?cio monocristalino Czochralski, grau solar, tipo n, especificamente no desenvolvimento do processo para fabrica??o de c?lulas p+nn+ e n+np+. Adaptou-se experimentalmente um ataque qu?mico baseado em 100 g de KOH dilu?dos em 1600 mL de H2O para afinamento de l?minas de 200 μm, sendo necess?rios 7 min de imers?o com a solu??o a 85 ?C para obten??o de l?minas de 135 μm 140 μm. A textura??o padr?o do NT-Solar foi usada, sendo que o tempo de processo que produziu a menor reflet?ncia foi de 40 min. Ao comparar pastas de Ag, Ag/Al e Al, constatou-se que a ?ltima permitiu a fabrica??o das c?lulas solares mais eficientes, com ambas as estruturas. Observou-se que esta pasta n?o consegue perfurar o filme de TiO2 e a mesma deve ser depositada sobre a face p+ antes da deposi??o deste filme. A queima de pastas met?licas de Ag e Al foi otimizada considerando a temperatura do processo t?rmico e concluiu-se que esta deve estar no intervalo de 870 ?C a 890 ?C, onde se observou a efici?ncia m?dia mais alta. As c?lulas solares mais eficientes fabricadas com as estruturas n+np+ e p+nn+ atingiram a efici?ncia de 13,8 % e 13,2 %, respectivamente. A efici?ncia qu?ntica interna mostrou que as c?lulas solares t?m alta recombina??o nas superf?cies. Comparando ambas as estruturas obtidas por processos similares, conclui-se que a estrutura n+np+ ? a mais adequada para produ??o de c?lulas solares finas em base n.

Made available in DSpace on 2015-04-14T13:59:15Z (GMT). No. of bitstreams: 1 383162.pdf: 2815893 bytes, checksum: 8bbb371df5b60f8244c80946fb69d02d (MD5) Previous issue date: 2006-07-28 / A madeira tem um papel essencial para a constru??o das linhas de transmiss?o e redes de distribui??o de energia el?trica. Estender a vida ?til dos postes em servi?o ? fundamental para reduzir os custos e melhorar a qualidade do servi?o prestado pelas companhias de energia. O uso de novas tecnologias, aplicadas ? t?cnica de inspe??o e coleta de dados, pode nos permitir um n?vel superior de rastreabilidade e controle para facilitar a tomada de decis?es. O trabalho em quest?o ? fruto de um projeto de pesquisa da PUCRS em coopera??o com a empresa AES Sul Distribuidora Ga?cha de Energia S/A, em sua segunda fase (per?odo 2004-2006). Tem como objetivo propor melhorias ao m?todo de inspe??o de postes de madeira em servi?o, a partir do estudo das propriedades mec?nicas das principais esp?cies de eucalipto utilizadas na fabrica??o de postes, do desenvolvimento de uma metodologia aprimorada de inspe??o e cadastro, al?m do estudo para a implementa??o de um sistema eletr?nico de identifica??o.Para o estudo das propriedades, foram escolhidas tr?s principais esp?cies de eucalipto: Eucalyptus grandis, Eucalyptus saligna e Eucalyptus citriodora. Para estas, foram realizados ensaios mec?nicos de flex?o e compress?o paralela ?s fibras seguindo os padr?es da norma brasileira NBR 7190/97, tamb?m foram determinadas propriedades f?sicas como o teor de umidade e densidade. A partir da determina??o destas propriedades ? sugerida uma metodologia alternativa para o controle de qualidade de postes novos.Foi desenvolvida uma metodologia aprimorada de inspe??o dos postes em servi?o, juntamente a um sistema de classifica??o de postes de acordo com seu grau de deteriora??o. Foi ent?o realizado um trabalho de inspe??es de 10.189 postes distribu?dos por 25 munic?pios na ?rea de concess?o da AES Sul. As informa??es coletadas alimentaram um banco de dados que ? utilizado, entre outros, para tra?ar um perfil do estado de conserva??o dos postes. Das discuss?es feitas a partir da an?lise dos dados de inspe??o, destacam-se a grande variabilidade encontrada entre munic?pios, o alto percentual de postes sem identifica??o (57%), destes, um elevado ?ndice de postes em estado avan?ado de degrada??o (14%). Foram detectados postes com durabilidade inferior a 10 anos (1,4%), todos preservados com CCA (Arseniato de Cobre Cromatado) e localizados na regi?o metropolitana do estado, este dado sugere problemas na fabrica??o de postes preservados com CCA. Por fim, ? apresentada uma alternativa ao problema de rastreabilidade dos postes detectada na primeira fase do projeto (maioria dos postes inspecionados encontrava-se sem placa de identifica??o). A alternativa ? baseada na tecnologia de identifica??o por r?dio-frequ?ncia (RFID), onde TAGs (etiquetas eletr?nicas) de identifica??o s?o instalados internamente nos postes e leitura ? feita por um computador port?til (PDA). Foram realizados testes para comprovar a efic?cia da aplica??o desta tecnologia, incluindo testes em postes de concreto e uma proposta de amplia??o do uso dos TAGs para serem instalados nos postes durante seu processo de fabrica??o. Este estudo mostrou, al?m da necessidade, a viabilidade t?cnica da implanta??o de um sistema controle, identifica??o e acompanhamento dos postes atrav?s de inspe??es sistem?ticas. Aponta tamb?m para a necessidade de uma avalia??o continuada das inspe??es de campo, j? que estas informa??es dever?o servir de embasamento para a tomada de decis?es e gerenciamento do sistema de distribui??o de energia el?trica na empresa.

Made available in DSpace on 2015-04-14T14:49:18Z (GMT). No. of bitstreams: 1 419188.pdf: 2389705 bytes, checksum: 7142723f44a1f3c5a063142bb2c8760b (MD5) Previous issue date: 2008-03-04 / Para atender a uma cresente demanda por desempenho de processamento, o projeto de sistemas embarcados inclui a utiliza??o de diversos processadores al?m de infra-estruturas de comunica??o complexas (por exemplo, barramentos hier?rquicos e redes intra-chip). H? uma crescente demanda por um n?mero cada vez maior de funcionalidades contidas em um ?nico sistema. Neste cen?rio, quest?es relacionadas a estimativas de consumo de energia ganham import?ncia no projeto de sistemas eletr?nicos embarcados. Dessa forma, o fluxo de projeto de sistemas embarcados multi-processados necessita de ferramentas para a gera??o de estimativas de desempenho e consumo de energia durante todo o ciclo de desenvolvimento, de forma a verificar se o caminho de constru??o do projeto condiz com a especifica??o do mesmo. O desempenho, assim como o consumo de energia de um determinado sistema precisam ser avaliadados o mais cedo poss?vel no fluxo de projeto. M?todos anal?ticos s?o propostos para que estimativas de desempenho e de consumo de energia possam ser realizadas de maneira r?pida, evitando tempos proibitivos de simula??o. Nos m?todos anal?ticos o sistema ? modelado como uma s?rie de propriedades e modelos abstratos s?o utilizados para o c?lculo do desempenho do sistema. Apesar de m?todos anal?ticos serem mais r?pidos que m?todos baseados em simula??o a modelagem do sistema ? mais complexa. Al?m disso, devido ao alto n?vel de abstra??o em que o sistema ? representado, seu uso em sistemas grandes e complexos se torna invi?vel devido a explos?o de estados necess?rios para a representa??o sist?mica destes, que ? o caso de recentes projetos de sistemas embarcados. Dessa forma, melhorias nos m?todos baseados em simula??o tornam-se bastante pertinentes, e um estudo dessa ?rea ? apresentado nesse trabalho.

Made available in DSpace on 2015-04-14T14:49:42Z (GMT). No. of bitstreams: 1 437796.pdf: 2125944 bytes, checksum: 5e312ec4db3f55dac8ce8c7388128326 (MD5) Previous issue date: 2012-02-29 / The increasing complexity of the applications demands more processing capacity, which boosts the development of a computational system composed of modules, such as processors, memories and specific hardware cores, called Multi-Processor System-on- Chip (MPSoC). If the modules of this system are connected through a Network-on-Chip (NoC) communication infrastructure and all processors are of the same type, they are known by homogeneous NoC based MPSoC. One of the main problems relating to MPSoCs design is the definition of which processors of the system will be responsible for each application task execution, objecting to meet the design requirements, such as the energy consumption minimization and the application execution time reduction. This work aims to carry out quickly and efficiently partitioning and mapping activities for the design of homogeneous MPSoCs. More specifically, the partitioning application's task into groups, and mapping of tasks or task groups into a target architecture type homogeneous NoC-based MPSoC. These activities are guided by requirements of energy consumption minimization and load balancing, and delimited by constraints of maximum energy consumption, maximum processing load and maxima areas of data and code of each processor. The work shows the complexity of partitioning and mapping activities separately and jointly. It also shows that the mapping is more efficient on energy consumption minimization, when compared to partitioning, yet the effect of partitioning cannot be neglected. Moreover, the joint effect of both activities saves in average 37% of energy. The mapping when performed at runtime may be inefficient, due to the short time and the large number of solutions to be explored. Having an approach that applies a static partition before the dynamic mapping, it is possible to achieve more efficient mappings / O aumento da complexidade das aplica??es demanda maior capacidade de processamento, impulsionando o desenvolvimento de um sistema computacional compostos por m?dulos como processadores, mem?rias e n?cleos de hardware espec?ficos, chamado de Multi-Processor System-on-Chip (MPSoC). Se os m?dulos deste sistema forem conectados por uma infraestrutura de comunica??o do tipo Network-on- Chip (NoC) e todos os processadores forem de um ?nico tipo, este ? chamado de MPSoC homog?neo baseado em NoC. Um dos principais problemas relativo ao projeto de MPSoCs ? a defini??o de qual dos processadores do sistema ser? respons?vel pela execu??o de cada tarefa de uma aplica??o, visando atender os requisitos de projeto, tais como a redu??o do consumo de energia e a redu??o do tempo de execu??o da aplica??o. Este trabalho tem como objetivo a realiza??o de forma r?pida e eficiente das atividades de particionamento e mapeamento para o projeto de MPSoCs homog?neos. Mais especificamente o particionamento de tarefas de uma aplica??o em grupos, e o mapeamento de tarefas ou grupos de tarefas em processadores homog?neos de uma arquitetura alvo do tipo MPSoC baseado em NoC. Sendo estas atividades guiadas por requisitos de redu??o do consumo de energia e balanceamento de carga, e delimitadas por restri??es de m?ximo consumo de energia, m?xima carga de processamento e m?ximas ?reas de dados e c?digo associadas a cada processador. O trabalho mostra a complexidade das atividades de particionamento e mapeamento, separadas e conjuntamente. Mostra tamb?m que o mapeamento ? mais eficiente na redu??o de consumo de energia, quando comparado com o particionamento, mas mesmo assim o efeito do particionamento n?o pode ser negligenciado. Al?m disto, o efeito conjunto de ambas as atividades reduz em m?dia 37% o consumo de energia. O mapeamento, quando realizado em tempo de execu??o, pode ser pouco eficiente, devido ao tempo ex?guo e ao grande n?mero de solu??es a serem exploradas. Utilizando uma abordagem que aplica um particionamento est?tico anterior ao mapeamento din?mico, permite obter mapeamentos mais eficientes. Isto porque o particionamento est?tico de tarefas em grupos reduz o espa?o de busca que o mapeamento necessita realizar. Experimentos com v?rias aplica??es sint?ticas e quatro aplica??es embarcadas mostram que a redu??o m?dia do consumo de energia ? de 23,5%. Este trabalho apresenta o framework PALOMA que realiza o particionamento de tarefas em grupos e o framework CAFES para fazer o mapeamento destes em posi??es da arquitetura alvo, onde cada posi??o cont?m um processador. Estas atividades permitem planejar sistemas com menor consumo de energia, mais velozes e em tempo de projeto aceit?vel

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-06-17T12:02:56Z No. of bitstreams: 1 470517 - Texto Completo.pdf: 3643142 bytes, checksum: 1f5335f433b80cbcbe58f559422c4f72 (MD5) / Made available in DSpace on 2015-06-17T12:02:56Z (GMT). No. of bitstreams: 1 470517 - Texto Completo.pdf: 3643142 bytes, checksum: 1f5335f433b80cbcbe58f559422c4f72 (MD5) Previous issue date: 2015-01-07 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior - CAPES / This work presents the simultaneous conduction mode (SCM), which is applied to the operation of the Zeta converter. This mode has the ability to implement an ideal power factor corrector (PFC) employing only one feedback control loop. In SCM, the current in the main switch and in the diode flows simultaneously within one of the operation stages. In SCM, the power converter presents characteristics of both conduction modes: continuous conduction mode (CCM) and discontinuous conduction mode (DCM). In SCM, the currents in the inductors of the power converter are never nullified, which is a typical behavior of the CCM. Nevertheless, the SCM does that while obtaining an ideal PFC with just one control loop. The SCM maintains its features, regardless of its control variable being the output current or the output voltage of the power converter. The solely application of a fixed duty cycle controller is enough to attain all these advantages, which is usually a feature of the DCM for PFCs of the flyback family. In order to validate the proposed technique, a complete study of the Zeta converter working in this new operation mode was performed.This study has included a qualitative and a quantitative power converter analysis. These analyses resulted in the development of a design methodology for the Zeta power converter working as a PFC in the SCM. In order to validate the present study, a prototype of the Zeta PFC for operation in the SCM was designed and built. This prototype was developed, as a case of study, to drive a power LED lamp (180?W). Thus, it was obtained the desired experimental confirmation for the research. The main advantage of the SCM, in comparison to the CCM, lies in its ability to maintain the input current of the PFC sinusoidal and in phase with the input voltage, which is imposed by the mains through the use of just a single PWM controller with fixed duty cycle. These results have, also, shown that the current peaks in the main semiconductors of the power converter are lower than their respective values in the DCM. However, this new operation mode results in the increase of the voltages on the main switch and diode in relation to the conventional power converter operation. The research of the application of the proposed method to other power converters is suggested to further works. / Este trabalho prop?e a opera??o do conversor Zeta no modo de condu??o simult?nea (MCS), cujo interesse reside na capacidade de implementa??o de um pr?-regulador do fator de pot?ncia (PFP) ideal empregando apenas um la?o de realimenta??o. Quando o conversor trabalha no MCS, a chave principal e o diodo conduzem simultaneamente em um de seus est?gios de opera??o. Neste modo de condu??o, o conversor est?tico apresenta caracter?sticas de ambos os modos de condu??o conhecidos at? agora: o modo de condu??o cont?nua (MCC) e o modo de condu??o descont?nua (MCD). A opera??o no MCS resulta em um conversor est?tico operando como se estivesse no MCC, uma vez que a corrente nos indutores nunca se anula. Embora mantenha o conversor est?tico trabalhando com esta caracter?stica do MCC, o MCS permite a obten??o de um comportamento quase ideal do PFP, utilizando apenas um ?nico controlador, seja ele de corrente ou de tens?o, o qual mant?m a raz?o c?clica do conversor constante, assim como usualmente ocorre com os PFPs da fam?lia redutor-elevador quando operam no MCD.Visando validar esta t?cnica, foi realizado um estudo do conversor operando desta forma que incluiu o desenvolvimento das an?lises qualitativa e quantitativa do conversor, as quais culminaram na elabora??o de uma metodologia de projeto. Assim, realizou-se o projeto de um PFP, baseado no conversor Zeta, para energizar uma lumin?ria LED de 180 W, operando no MCS, como estudo de caso. A lumin?ria utilizada ? o modelo High Power LED Baylight da empresa Luckysunny?. Os resultados obtidos experimentalmente validaram a estrat?gia proposta, uma vez que, com a opera??o do conversor Zeta no MCS reduz-se a ondula??o (ripple) da corrente nos semicondutores em rela??o ? opera??o no MCD. A principal vantagem da opera??o no MCS reside no fato deste manter a corrente de entrada do PFP senoidal em fase com a tens?o imposta pela rede el?trica com apenas uma malha de controle da vari?vel de sa?da de interesse seja ela tens?o ou corrente como no estudo de caso em quest?o. Isto reduz o custo e a complexidade do controlador do conversor. Entretanto, esta estrat?gia apresenta sobretens?o na chave principal e no diodo como principal desvantagem. Sugere-se a investiga??o da aplica??o da metodologia de projeto proposta a outros conversores.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-06-29T12:40:33Z No. of bitstreams: 1 471296 - Texto Completo.pdf: 2108698 bytes, checksum: 3b45f65685531967cfcb1b4458fc269a (MD5) / Made available in DSpace on 2015-06-29T12:40:33Z (GMT). No. of bitstreams: 1 471296 - Texto Completo.pdf: 2108698 bytes, checksum: 3b45f65685531967cfcb1b4458fc269a (MD5) Previous issue date: 2015-03-30 / Multiprocessor System-on-Chip (MPSoC) based on Network-on-Chip (NoC) incorporates a lot of Processing Elements (PEs) in order to perform applications with high degree of parallelism/concurrence. These applications consist of several communicating tasks that are dynamically mapped into the PEs of the target architecture. When the number of application tasks grows, the complexity of mapping also grows, possibly reducing the effectiveness and/or efficiency of the solution. An approach for the mapping optimization is the introduction of a previous step called partitioning, which allows to organize the tasks interaction through an efficient grouping, reducing the number of mapping alternatives. This paper proposes the Partition Reduce (PR) algorithm, which is a task partitioning approach inspired on MapReduce algorithm, where tasks are partitioned by a deterministic iterative clustering. The PR was analyzed according to its effectiveness and efficiency to minimize the energy consumption caused by the communication in the target architecture and to balance the processing load on the PEs. Experimental results, containing a wide range of complex tasks, show that PR is more effective in generating partitions with low power consumption and efficient load balancing at any level of tasks complexity, when compared with the simulated annealing (SA) algorithm. Moreover, the results show that the algorithm is efficient only for medium or high complexity applications. / Sistema multiprocessado intrachip, em ingl?s Multiprocessor System-on-Chip (MPSoC), com comunica??o baseada em rede intrachip, em ingl?s Network-on-Chip (NoC), integra grande quantidade de Elementos de Processamento (PEs) com o objetivo de executar aplica??es com alto grau de paralelismo/concorr?ncia. Estas aplica??es s?o compostas por diversas tarefas comunicantes, que s?o mapeadas dinamicamente nos PEs da arquitetura alvo. Quando cresce o n?mero de tarefas da aplica??o, a complexidade do mapeamento tamb?m cresce, podendo reduzir a efic?cia e/ou a efici?ncia da solu??o encontrada. Uma abordagem para otimizar o mapeamento ? a introdu??o de uma etapa anterior denominada particionamento, que permite organizar a intera??o das tarefas atrav?s de um agrupamento eficiente, reduzindo o n?mero de alternativas do mapeamento. Esta disserta??o prop?e o algoritmo Partition Reduce (PR), que ? uma abordagem de particionamento de tarefas baseada no algoritmo MapReduce, onde as tarefas s?o particionadas atrav?s de um agrupamento iterativo determin?stico. O PR foi analisado quanto a sua efic?cia e efici?ncia para minimizar o consumo de energia causada pela comunica??o na arquitetura alvo e para balancear a carga de processamento nos PEs. Resultados experimentais, contendo um conjunto variado de complexidade de tarefas, demonstram que o PR ? mais eficiente na gera??o de parti??es com baixo consumo de energia e com um balanceamento de carga eficiente para qualquer n?vel de complexidade de tarefas, quando comparado com o Simulated Annealing (SA). Por outro lado, os resultados mostram que o algoritmo ? eficaz apenas para aplica??es de m?dia e alta complexidade.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-10-20T10:35:57Z No. of bitstreams: 1 475814 Texto Completo.pdf: 4419676 bytes, checksum: 33d6f870a7ffdf36f2c561498804f718 (MD5) / Made available in DSpace on 2015-10-20T10:35:57Z (GMT). No. of bitstreams: 1 475814 Texto Completo.pdf: 4419676 bytes, checksum: 33d6f870a7ffdf36f2c561498804f718 (MD5) Previous issue date: 2015-01-22 / Wireless Sensors Network (WSN) based systems, are traditionally used to monitor events in places with limited human access. A WSN is formed by a group of devices called sensors node, each responsible for transporting monitored data to a certain destination and performing other programmed tasks in order to comply with further objectives of the proposed system. Since power consumption is one of the main challenges associated to the use of WSNs, techniques to minimize such energy consumption of a complete WSN or even in one sensor node, have been object of extended research. Maximizing the lifetime of the network can be obtained throughout better data package management or by reducing the adopted transmission power, for example. It is important to note that this optimization is limited by the process delay of the sensor node itself, as well as by interference causing an increased error rate, which itself affects the data packet transmission between source and destination. In this context, this work proposes a technique able to stimulate individually tailored behavioral changes regarding the data packets analysis and the consumption energy thought certain transmission path in each sensor node. It called Path Energy Control Technique (PECT).In more details, the PECT is based on the adjustment of the power transmission from on the analysis of the Received Signal Strength Indicator (RSSI) and a quality metric is assigned to paths, where the data packets flow between nodes. This metric is calculate from the efficiency in the data packet?s reception, from the disturbance in the path, as well as the data packet sending frequency due the number of sensors nodes for the specific neighborhood. It should be mention the PECT technique will be represented by a algorithm to be development in this work which will be implemented at application level, guarantying portability, independent from the hardware used for the WSN. In addition, the PECT is able to manage the data transmission frequency and to support different network topologies, including multipath topologies. Finally, the PECT technique is validated through simulations and the results were obtained from the evaluation of the efficiency. The techniques? robustness is analyzed and compared with other techniques from literature. / Sistemas baseados em Rede de Sensores Sem Fio (RSSF) s?o tradicionalmente utilizados para monitorar eventos em ?reas onde o acesso ? limitado. Uma RSSF ? formada por um conjunto de dispositivos chamados de nodos sensores, os quais t?m a miss?o de transportar os dados monitorados para um determinado destino e executar as tarefas programadas para cumprir com os objetivos do sistema proposto. T?cnicas que visam minimizar o consumo de energia de RSSF ou at? mesmo de apenas um nodo sensor v?m sendo objeto de v?rias pesquisas, uma vez que a energia representa um dos desafios relacionados ao uso de RSSF. A maximiza??o da vida ?til da rede pode ser obtida a partir de uma melhor gest?o dos pacotes de dados ou at? mesmo a partir da redu??o da pot?ncia de transmiss?o adotada, por exemplo. Note que essa maximiza??o ? limitada no momento em que se observa um aumento da taxa de erros em fun??o da interfer?ncia que, por sua vez, afeta a transmiss?o dos pacotes de dados entre a origem e o destino, bem como em fun??o do pr?prio atraso do processamento no nodo sensor. Neste contexto, o presente trabalho prop?e uma t?cnica capaz de modificar individualmente o comportamento de cada nodo sensor a partir da an?lise dos pacotes de dados e da energia consumida por um determinado caminho de transmiss?o Path Energy Control Technique (PECT).Em mais detalhes, a t?cnica baseia-se no ajuste da pot?ncia de transmiss?o a partir da an?lise do Received Signal Strength Indicator (RSSI) e de uma m?trica de qualidade que ser? atribu?da ao caminho que os dados trafegam na rede entre os nodos. Essa m?trica ? calculada a partir da efici?ncia da recep??o dos pacotes, da perturba??o no caminho dos dados e da frequ?ncia de envio dos pacotes de dados em fun??o do n?mero de nodos sensores da vizinhan?a. Conv?m mencionar que a PECT foi representada por um algoritmo a ser desenvolvido, e poder? ser implementada no n?vel de aplica??o, o que, por sua vez, garante a portabilidade e o uso independente do hardware que est? sendo utilizado para a RSSF. Al?m disso, a PECT ? capaz de gerenciar a frequ?ncia de envio de dados e de suportar diferentes topologias de redes, incluindo as topologias de multipath. Finalmente, a t?cnica ser? validada atrav?s de simula??es, e os resultados obtidos na avalia??o da efici?ncia e da robustez da mesma, ser?o analisados e comparados com outras t?cnicas presentes na literatura.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2016-02-04T18:55:15Z No. of bitstreams: 1 DIS_VIVIANE_LINCK_LARA_COMPLETO.pdf: 10477924 bytes, checksum: 092f88ba6468650374664bacdbcdb4df (MD5) / Made available in DSpace on 2016-02-04T18:55:15Z (GMT). No. of bitstreams: 1 DIS_VIVIANE_LINCK_LARA_COMPLETO.pdf: 10477924 bytes, checksum: 092f88ba6468650374664bacdbcdb4df (MD5) Previous issue date: 2013-11-25 / Solving Systems of Linear Equations is important in several domains. In many cases, it is necessary to employ verified computing to achieve reliable results. With the support of High Performance Computing (HPC), solve efficiently huge linear systems with Verified Computing has become possible. Recently, HPC researchers have started to investigate solutions focused not only in performance but also in energy efficiency as well. In this context, the main goal of this work is to propose the use of DVFS (Dynamic Voltage and Frequency Scaling) technique to change the CPU frequency during the execution of a solver that employs Verified Computing. Furthermore, this works intends to present a case study aiming at verifying if the use of DVFS can provide a reduction on energy consumption without perfomance and accuracy being compromised. Initially, a study about the FastPILSS solver was carried out to evaluate its accuracy, performance and energy consumption over several different input matrices. After that, we observed that the use of DVFS does not affect accuracy. Analysing the results, no reduction in energy consumption using the powersave governor was observed if compared to the energy consumption using the performance governor. This occurs due to the significant increase in execution time. When the frequency was changed in isolated steps of the solver algorithm, it was possible to reduce up to 3,29% the energy consumption for dense matrices during the approximate inverse calculation. / A resolu??o de Sistemas de Equa??es Lineares Alg?bricas (SELAs) ? importante em diversos dom?nios do conhecimento. Em muitos casos, o uso de Computa??o Verificada ? necess?rio para garantir que os resultados sejam confi?veis. Com o aux?lio da Computa??o de Alto Desempenho, a resolu??o mais eficiente de SELAs de grande porte com o uso da Computa??o Verificada tornou-se poss?vel. Atualmente, a ?rea de Alto Desempenho tem buscado solu??es que considerem, al?m do desempenho, a efici?ncia energ?tica. Nesse sentido, o objetivo do trabalho ? utilizar a t?cnica DVFS (Dynamic Voltage and Frequency Scaling) para modificar a frequ?ncia do processador na execu??o de um solver de SELAs de Alto Desempenho com verifica??o do resultado. Al?m disso, realizar um estudo de caso que permita avaliar se o uso de DVFS reduz o consumo de energia, bem como avaliar de que maneira o desempenho e a exatid?o podem ser comprometidos. Inicialmente, foi realizado um estudo de caso sobre o solver FastPILSS, analisando exatid?o, desempenho e consumo de energia. Depois disso, verificou-se que a utiliza??o de DVFS n?o afetou a exatid?o. Com a an?lise dos resultados, observou-se que n?o houve redu??o do consumo de energia ao utilizar o governador em powersave se comparado ao consumo de energia com o governador em performance. Esse comportamento pode ser atribu?do ao significativo aumento no tempo de execu??o. Ao realizar a altera??o de frequ?ncia em pontos isolados no algoritmo do solver, observou-se que tendo como entrada matrizes do tipo densas durante a realiza??o do c?lculo da inversa aproximada, obt?m-se redu??o de no m?ximo 3,29% no consumo de energia.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2016-07-14T16:47:27Z No. of bitstreams: 1 DIS_MARCELO_DA_SILVA_CONTERATO_COMPLETO.pdf: 3136466 bytes, checksum: acab99222ce3923954a284d165dc3f87 (MD5) / Made available in DSpace on 2016-07-14T16:47:27Z (GMT). No. of bitstreams: 1 DIS_MARCELO_DA_SILVA_CONTERATO_COMPLETO.pdf: 3136466 bytes, checksum: acab99222ce3923954a284d165dc3f87 (MD5) Previous issue date: 2016-01-15 / Currently, Data Centers have their resources used at extremely high loads, which leads to the uncontrolled use of resources. It maintains a high energy consumption, even at times when traffic demand is low. At this time, researchers are performing several researches in energy efficiency for data center, however, most of the results were focused on two major components: servers and cooling systems. In this study, we propose strategies for data center network configuration to reduce energy consumption through the Software Defined Networking paradigm. Such strategies were combined with techniques to reduce energy consumption and evaluated compared to the power-agnostic environments. Besides, the impact of different fat-tree topology sizes and proposed strategies were simulated and compared taking into account the presented energy savings. By applying the overload factors of 1:5 and 1:20, energy-saving rate on the network reached 70.02% for a fat-tree topology size of k = 12, and 64.82% for a fat-tree topology size of k = 8, when compared to a traditional network. / Atualmente, Data Centers t?m seus recursos utilizados em cargas extremamente altas, o que leva ? utiliza??o de recursos de forma descontrolada. Isto mant?m um elevado consumo de energia, at? mesmo em momentos em que a demanda de tr?fego ? baixa. At? agora, os pesquisadores realizaram diversas pesquisas no campo da efici?ncia energ?tica para Data Centers, no entanto, a maior parte dos resultados se concentra em dois componentes principais: servidores e sistemas de refrigera??o. Neste trabalho, s?o propostas estrat?gias para configura??o da rede de Data Center visando reduzir o consumo de energia, atrav?s do paradigma de SDN (Software Defined Networking). Tais estrat?gias foram combinadas com t?cnicas de redu??o do consumo de energia e avaliadas em compara??o ao consumo de energia em ambientes sem preocupa??o com economia de energia. Al?m disso, o impacto de diferentes tamanhos de topologias fat-tree e as estrat?gias propostas foram simuladas e comparadas quanto a economia de energia apresentada. Ao aplicarmos os fatores de sobrecarga de 1:5 e 1:20, a taxa de economia de energia na rede chegou a 70,02% com uma topologia fat-tree de tamanho k = 12, e a 64,82% com uma topologia fat-tree de k = 8, em compara??o com a rede tradicional.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2016-08-25T16:13:03Z No. of bitstreams: 1 DIS_RODRIGO_CADORE_CATALDO_COMPLETO.pdf: 7126312 bytes, checksum: ce5099664b8e90c2cb1206af9f3c6cc4 (MD5) / Made available in DSpace on 2016-08-25T16:13:03Z (GMT). No. of bitstreams: 1 DIS_RODRIGO_CADORE_CATALDO_COMPLETO.pdf: 7126312 bytes, checksum: ce5099664b8e90c2cb1206af9f3c6cc4 (MD5) Previous issue date: 2016-03-04 / Avan?os na tecnologia de fabrica??o de semicondutores permitiram implementar um sistema computacional completo em um ?nico chip, em ingl?s de System-on-Chip (SoC). SoCs integram m?ltiplos elementos de processamento (PEs), componentes de mem?ria e dispositivos de entrada/sa?da. Este trabalho emprega o termo ingl?s Multiprocessor System-on-Chip (MPSoCs) para um SoC que integra m?ltiplos PEs cooperantes. ? medida que o n?mero de PEs aumenta em um MPSoC, torna-se necess?rio o uso de arquiteturas que proveem escalabilidade e concorr?ncia da comunica??o. A rede intrachip, em ingl?s Network-on-Chip (NoC), que interconecta o sistema atrav?s de roteadores distribu?dos no chip foi proposta para atender estes requisitos. O sistema de interconex?o tamb?m deve prover recursos para atender a comunica??o entre PEs e m?dulos de mem?ria. Infelizmente, trabalhos pr?vios demonstraram que basear toda a comunica??o de mem?ria com uma NoC n?o ? adequado para atender os requisitos de lat?ncia. Al?m disso, muitas propostas baseadas em NoC descartam o suporte ? programa??o do tipo mem?ria compartilhada que permanece um requisito b?sico de aplica??es paralelas. A principal contribui??o deste trabalho ? o projeto e explora??o experimental de MPSoCs 3D com suporte a caches intrachip que empregam uma matriz de chaveamento com suporte ? coer?ncia de cache para comunica??o entre PEs e a hierarquia de mem?ria, e uma NoC para a intercomunica??o de PEs, devido ? sua efici?ncia em transmitir pequenos pacotes e sua escalabilidade. Resultados experimentais foram realizados com o simulador Gem5 utilizando o conjunto de instru??es da ARM e dois benchmarks: PARSEC e NASA NAS. Os resultados foram organizados em tr?s conjuntos de avalia??o: 1. Avalia??o da mem?ria principal utilizando mem?rias emergentes baseadas em tecnologias 3D e duas mem?rias tradicionais para desktops: Double Data Rate (DDR) e Low Power (LP) DDR. Para a pluralidade das aplica??es, mem?rias emergentes resultaram em um impacto igual ou menor que 10% de acr?scimo no tempo de execu??o provendo significativa redu??o no consumo de energia, quando comparadas ?s mem?rias tipo DDR; 2. Avalia??o de caches utilizando cinco arquiteturas de cache e explorando seus efeitos no tempo de execu??o de aplica??es e consumo de energia. Foram exploradas tr?s arquiteturas compartilhadas e duas arquiteturas privadas em caches L2. Para a maioria das aplica??es, a tradicional arquitetura compartilhada da L2 mostrou o melhor tempo de execu??o. Entretanto, para o consumo de energia, as arquiteturas L2 privadas obtiveram os melhores resultados; 3. Avalia??o da escalabilidade do sistema proposto. Os experimentos utilizaram v?rios tamanhos de clusters e aplica??es baseadas em troca de mensagens. / Advances in semiconductor manufacturing technology have allowed implement the whole computing system into a single chip, which is namely System-on-Chip (SoC). SoCs integrate several processing elements (PE), memory components and I/O devices. This work employs the term Multiprocessor Systems-on-Chip (MPSoCs) to SoCs that integrate several cooperating PEs. The increasing quantity of PEs in an MPSoC demands the use of architectures that provide scalability and concurrent communication. The Network-on-Chip (NoC) that interconnects the system through distributed routers has come to tackle these requirements. The interconnection system must also provide resources to fulfil the communication between PEs and memory modules. Unfortunately, previous works have shown that a single packet-based NoC is not well-suited to provide scalability and low latency for cache supported systems. Additionally, many NoC-based designs lack support for a shared-memory programming model that is an essential requirement for most of the parallel applications. The main contribution of this work is the design and experimental exploration of 3D MPSoCs with on-chip cache support that employ a crossbar-based infrastructure for the cache-coherent memory hierarchy, and a packet-based NoC for inter-processor communication, due to its efficiency in travelling small packets and its benefits to ever-increasing scalability requirements. Experimental results performed on the Gem5 simulator using the ARM?s ISA and PARSEC and NASA NAS benchmarks were conducted under three evaluations scenarios: 1. Main memory evaluation using emerging 3D memory technologies and two traditional desktop memories: Double Data Rate (DDR) and mobile Low Power (LP) DDR. For the plurality of the applications, the emerging 3D memory technologies had less or equal than 10% of runtime execution increase providing significant energy saving when compared with DDR memories; 2. Cache evaluation using five cache architectures and exploring its effects on execution runtime and energy consumption. Three shared L2 cache designs and two private L2 cache design were explored. For the majority of the applications evaluated, the traditional shared L2 design had the lowest execution runtime. However, the private L2 designs showed the lowest energy consumption; 3. Scalability evaluation of the proposed system. Experiments using various sizes of clusters and applications based on message exchange.