Indiana University-Purdue University Indianapolis (IUPUI) / With the growing popularity and use of devices under the great umbrella that is the Internet of Things (IoT), the need for devices that are smaller, faster, cheaper and require less power is at an all time high with no intentions of slowing down. This is why many current research efforts are very focused on energy harvesting. Energy harvesting is the process of storing energy from external and ambient sources and delivering a small amount of power to low power IoT devices such as wireless sensors or wearable electronics. A charge pumps is a circuit used to convert a power supply to a higher or lower voltage depending on the specific application. Charge pumps are generally seen in memory design as a verity of power supplies are required for the newer memory technologies. Charge pumps can be also be designed for low voltage operation and can convert a smaller energy harvesting voltage level output to one that may be needed for the IoT device to operate. In this work, an integrated FinFET (Field Effect Transistor) charge pump for low power energy harvesting applications is proposed. The design and analysis of this system was conducted using Cadence Virtuoso Schematic L-Editing, Analog Design Environment and Spectre Circuit Simulator tools using the 7nm FinFETs from the ASAP7 7nm PDK. The research conducted here takes advantage of some inherent characteristics that are present in FinFET technologies, including low body effects, and faster switching speeds, lower threshold voltage and lower power consumption. The lower threshold voltage of the FinFET is key to get great performance at lower supply voltages. The charge pump in this work is designed to pump a 150mV power supply, generated from an energy harvester, to a regulated 650mV, while supplying 1uA of load current, with a 20mV voltage ripple in steady state (SS) operation. At these conditions, the systems power consumption is 4.85uW and is 31.76% efficient. Under no loading conditions, the charge pump reaches SS operation in 50us, giving it the fastest rise time of the compared state of the art efforts mentioned in this work. The minimum power supply voltage for the system to function is 93mV where it gives a regulated output voltage of $25mV. FinFET technology continues to be a very popular design choice and even though it has been in production since Intel's Ivy-Bridge processor in 2012, it seems that very few efforts have been made to use the advantages of FinFETs for charge pump design. This work shows though simulation that FinFET charge pumps can match the performance of charge pumps implemented in other technologies and should be considered for low power designs such as energy harvesting.

O transistor de efeito de campo por aletas de porta tripla de corpo (Bulk-FinFET) é um dispositivo com aplicações comerciais e possui algumas vantagens sobre os FinFETs de porta tripla SOI (Silício sobre Isolante - Silicon on Insulator). Estas vantagens são devidas ao custo da lâmina mais competitivo e maior quantidade de fabricantes de lâmina de silício, além da compatibilidade com processos de tecnologias convencionais de substrato de silício e melhor dissipação térmica. Aplicações aeroespaciais estão sujeitas à incidência das radiações ionizantes de partículas e eletromagnéticas. Os efeitos permanentes das radiações ionizantes criam cargas positivas nos óxidos dos transistores. São afetados os óxidos de porta e os óxidos de isolação, podendo levar os transistores a degradação e falha. Neste trabalho foi avaliado o impacto das radiações ionizantes de prótons de 60 MeV em FinFETs de porta tripla de corpo. O seu desempenho elétrico em aplicações de CIs CMOS analógicos após as radiações ionizantes comparando-os com dispositivos não radiados. Esta radiação possui de uma energia radiante bem maior que as radiações ionizantes presentes nas regiões do espaço visando o estudo do pior caso. Por isso se estes dispositivos funcionarem com essas radiações ionizantes extremas, acreditamos que irão funcionar nas regiões que contêm as radiações ionizantes naturais. Foram estudados FinFET\'s do tipo-n e do tipo-p. Os dispositivos estudados foram irradiados não polarizados. Foram extraídas curvas da corrente de dreno em função da tensão aplicada na porta em baixos e altos campos elétricos longitudinais e verticais e avaliado o comportamento dos dispositivos nas regiões de corte e condução. Foi medida também a curva da corrente de dreno em função da tensão aplicada no dreno para a obtenção dos principais parâmetros analógicos, como o ganho de tensão intrínseco, a transcondutância máxima em saturação e a condutância de saída. Todas as curvas foram extraídas para FinFETs de porta tripla de corpo com deferentes dimensões de comprimentos de canal (35, 70, 130 e 1000 nm) e diferentes larguras das aletas (20, 130 e 1000 nm). Devido às cargas induzidas no óxido de isolação pelas radiações ionizantes de prótons, os dispositivos com larguras das aletas mais estreitas apresentaram altas correntes de fuga no dreno na região de corte, tanto com campo elétrico longitudinal decorrente de uma polarização de dreno de 50 mV, quanto para campo elétrico longitudinal decorrente de uma tensão de dreno de 800 mV. Foi observado também, reduções nos valores das tensões de limiar nos dispositivos radiados em torno de 50 mV nos dispositivos estudados quando comparado as condições dos dispositivos pré-radiados. Nos parâmetros analógicos, houve redução significativa no ganho intrínseco de tensão nos dispositivos do tipo-n com maior comprimento de canal após as radiações ionizantes, ao comparar com dispositivos não radiados. O ganho intrínseco de tensão nos dispositivos tipo-n não radiado com comprimento de canal de 1000 nm é em torno de 55 dB. Este valor foi reduzido para cerca de 40 dB nos dispositivos com comprimento de canal de 1000 nm após a radiação. A principal influência na degradação do ganho intrínseco de tensão se deve a alteração da condutância de saída nos dispositivos radiados com comprimento de canal de 1000 nm. / The bulk triple gate fin field effect transistor (Bulk-FinFET) is a devie with comercial aplication and have some advantages versus triple gate SOI (silicon on insulator) FinFET. These advantages are due the low cost of wafer and more quantity of manufacturers; also process more compatible with conventional technologies of silicon substrate and better thermal dissipation. Aerospace applications are subject to particles and electromagnetic ionizing radiation. The permanent effects of ionizing radiation create positive charges on transistor oxide. The gate and isolation oxide are affect by ionizing radiation can lead degrade and failures. This work evaluates the influence of 60 MeV proton ionizing radiation in bulk FinFETs. The electrical performance on analogs CMOS ICs application after ionizing radiation when compared with non-radiated devices. This radiation has a radiant energy higher than ionizing radiation present on space regions, so this work looks the worst case. So if these devices work with these extreme ionizing radiations, these devices will work in natural environment. It was studied n type and p type FinFETs. The studied devices were irradiated non polarized. It were extracted figures of drain current in function of gate voltage in low and high, longitudinal and vertical electrical field, was evaluated the devices behavior on off and conduction region. The extracted, also, the figure of drain in function of gate voltage to obtain the main analog parameters, like intrinsic voltage gain, maximum transconductance in saturation and output conductance. All the figures was extracted for tri gate bulk FinFETs with different channel length dimensions (35, 70, 130 and 1000 nm) and different weight fins (20, 130 and 1000 nm). Due induced charges on isolation oxide by proton ionizing radiation, the devices with narrow fins presented high leakage current on off region, in both longitudinal electrical fields, with 50 mV and 800mV polarization in drain voltage. It was observed also, reduction on threshold voltage on radiated devices around 50 mV if compared with non-radiated devices. In the analog parameters has a significant reduction on voltage intrinsic gain on largest channel length n type devices after ionizing radiation when compared with non-radiated devices. The intrinsic voltage gain on non-radiated n type devices with 1000 nm of channel length is around of 55 dB and this value was reduced to 40 dB on 1000 nm of channel length radiated devices. The main influence on voltage intrinsic gain degradation due to change on output conduction on 1000 nm of channel length radiated devices.

O transistor de efeito de campo por aletas de porta tripla de corpo (Bulk-FinFET) é um dispositivo com aplicações comerciais e possui algumas vantagens sobre os FinFETs de porta tripla SOI (Silício sobre Isolante - Silicon on Insulator). Estas vantagens são devidas ao custo da lâmina mais competitivo e maior quantidade de fabricantes de lâmina de silício, além da compatibilidade com processos de tecnologias convencionais de substrato de silício e melhor dissipação térmica. Aplicações aeroespaciais estão sujeitas à incidência das radiações ionizantes de partículas e eletromagnéticas. Os efeitos permanentes das radiações ionizantes criam cargas positivas nos óxidos dos transistores. São afetados os óxidos de porta e os óxidos de isolação, podendo levar os transistores a degradação e falha. Neste trabalho foi avaliado o impacto das radiações ionizantes de prótons de 60 MeV em FinFETs de porta tripla de corpo. O seu desempenho elétrico em aplicações de CIs CMOS analógicos após as radiações ionizantes comparando-os com dispositivos não radiados. Esta radiação possui de uma energia radiante bem maior que as radiações ionizantes presentes nas regiões do espaço visando o estudo do pior caso. Por isso se estes dispositivos funcionarem com essas radiações ionizantes extremas, acreditamos que irão funcionar nas regiões que contêm as radiações ionizantes naturais. Foram estudados FinFET\'s do tipo-n e do tipo-p. Os dispositivos estudados foram irradiados não polarizados. Foram extraídas curvas da corrente de dreno em função da tensão aplicada na porta em baixos e altos campos elétricos longitudinais e verticais e avaliado o comportamento dos dispositivos nas regiões de corte e condução. Foi medida também a curva da corrente de dreno em função da tensão aplicada no dreno para a obtenção dos principais parâmetros analógicos, como o ganho de tensão intrínseco, a transcondutância máxima em saturação e a condutância de saída. Todas as curvas foram extraídas para FinFETs de porta tripla de corpo com deferentes dimensões de comprimentos de canal (35, 70, 130 e 1000 nm) e diferentes larguras das aletas (20, 130 e 1000 nm). Devido às cargas induzidas no óxido de isolação pelas radiações ionizantes de prótons, os dispositivos com larguras das aletas mais estreitas apresentaram altas correntes de fuga no dreno na região de corte, tanto com campo elétrico longitudinal decorrente de uma polarização de dreno de 50 mV, quanto para campo elétrico longitudinal decorrente de uma tensão de dreno de 800 mV. Foi observado também, reduções nos valores das tensões de limiar nos dispositivos radiados em torno de 50 mV nos dispositivos estudados quando comparado as condições dos dispositivos pré-radiados. Nos parâmetros analógicos, houve redução significativa no ganho intrínseco de tensão nos dispositivos do tipo-n com maior comprimento de canal após as radiações ionizantes, ao comparar com dispositivos não radiados. O ganho intrínseco de tensão nos dispositivos tipo-n não radiado com comprimento de canal de 1000 nm é em torno de 55 dB. Este valor foi reduzido para cerca de 40 dB nos dispositivos com comprimento de canal de 1000 nm após a radiação. A principal influência na degradação do ganho intrínseco de tensão se deve a alteração da condutância de saída nos dispositivos radiados com comprimento de canal de 1000 nm. / The bulk triple gate fin field effect transistor (Bulk-FinFET) is a devie with comercial aplication and have some advantages versus triple gate SOI (silicon on insulator) FinFET. These advantages are due the low cost of wafer and more quantity of manufacturers; also process more compatible with conventional technologies of silicon substrate and better thermal dissipation. Aerospace applications are subject to particles and electromagnetic ionizing radiation. The permanent effects of ionizing radiation create positive charges on transistor oxide. The gate and isolation oxide are affect by ionizing radiation can lead degrade and failures. This work evaluates the influence of 60 MeV proton ionizing radiation in bulk FinFETs. The electrical performance on analogs CMOS ICs application after ionizing radiation when compared with non-radiated devices. This radiation has a radiant energy higher than ionizing radiation present on space regions, so this work looks the worst case. So if these devices work with these extreme ionizing radiations, these devices will work in natural environment. It was studied n type and p type FinFETs. The studied devices were irradiated non polarized. It were extracted figures of drain current in function of gate voltage in low and high, longitudinal and vertical electrical field, was evaluated the devices behavior on off and conduction region. The extracted, also, the figure of drain in function of gate voltage to obtain the main analog parameters, like intrinsic voltage gain, maximum transconductance in saturation and output conductance. All the figures was extracted for tri gate bulk FinFETs with different channel length dimensions (35, 70, 130 and 1000 nm) and different weight fins (20, 130 and 1000 nm). Due induced charges on isolation oxide by proton ionizing radiation, the devices with narrow fins presented high leakage current on off region, in both longitudinal electrical fields, with 50 mV and 800mV polarization in drain voltage. It was observed also, reduction on threshold voltage on radiated devices around 50 mV if compared with non-radiated devices. In the analog parameters has a significant reduction on voltage intrinsic gain on largest channel length n type devices after ionizing radiation when compared with non-radiated devices. The intrinsic voltage gain on non-radiated n type devices with 1000 nm of channel length is around of 55 dB and this value was reduced to 40 dB on 1000 nm of channel length radiated devices. The main influence on voltage intrinsic gain degradation due to change on output conduction on 1000 nm of channel length radiated devices.

Deux innovations en matière de procédés technologiques des semi-conducteurs sont des alternatives à la technologie traditionnelle des transistors MOS (« Metal-Oxide-Semiconductor ») « Bulk » planaires : d’une part le silicium totalement déserté sur isolant (FDSOI – « Fully Depleted Silicon on Insulator ») et d’autre part les transistors à effet de champ à aileron (FinFET – « Fin Field Effect Transistor »). En effet, alors que la technologie « Bulk » arrive à ses limites de miniaturisation des composants et systèmes, notamment du fait de l’effet de canal court, ces deux technologies présentent des propriétés prometteuses pour poursuivre cette réduction des dimensions, grâce à un meilleur contrôle électrostatique de la grille sur le canal du transistor. La technologie FDSOI est, comme l’historique « Bulk », une technologie MOS planaire, ce qui la place naturellement davantage dans la continuité technologique que les ailerons verticaux des transistors FinFETs. La compétition entre ces deux technologies est rude et de nombreuses études publiées dans la littérature comparent ces technologies en termes de performance en vitesse de fonctionnement, de consommation, de coût, etc. Néanmoins, aucune étude ne s’était encore penchée sur leurs propriétés respectives en termes de testabilité ; pourtant l’impact de défauts sur les circuits réalisés en technologies FDSOI et FinFET est susceptible d’être significativement de celui induit par des défauts similaires sur des circuits planaires MOS.Le travail présenté dans cette thèse se concentre sur la conception de circuits d’étude similaires dans chacune des trois technologies et l’analyse comparative de leur comportement électrique sous l’effet d’un même défaut. Les défauts considérés dans notre étude sont les courts-circuits résistifs inter-portes, court-circuit résistif à la masse (GND), court-circuit résistif à l’alimentation (VDD), et circuits ouverts résistifs. La détectabilité des défauts est évaluée pour le test logique statique et le test dynamique en « délai ». Des simulations HSPICE et Cadence SPECTRE ont été effectuées en faisant varier la valeur de la résistance du défaut et le concept de résistance critique est utilisé afin de comparer la plage de détectabilité du défaut dans les différentes technologies. Les conditions optimales de polarisation du substrat (« body-biasing »), de tension d’alimentation et de température en vue d’obtenir la meilleure couverture de défauts possible sont déterminées pour chaque type de défaut. Un modèle analytique, basé sur la résistance équivalente des réseaux de transistors N et P actifs (« ON-resistance »), est proposé pour les courts-circuits résistifs, et permet d’évaluer la valeur de la résistance critique sans effectuer de simulation de fautes. Les propriétés en termes de testabilité sont également établies en tenant compte des variations de procédés, par des simulations Monte-Carlo réalisées aussi bien pour les dispositifs à tension de seuil nominale (« Regular-VT devices » : FDSOI-RVT et Bulk-LR) que pour les dispositifs à tension de seuil basse (« Low-VT devices » : FDSOI-LVT et Bulk-LL) disponibles pour les technologies 28 nm Bulk et FDSOI. / Fully Depleted Silicon on Insulator (FDSOI) and Fin Field Effect Transistor (FinFET) are new innovations in silicon process technologies that are likely alternatives to traditional planar Bulk transistors due to their respective promising ways of tackling the scalability issues with better short channel characteristics. Both these technologies are aiming in particular at regaining a better electrostatic control by the gate over the channel of the transistor. FDSOI is a planar MOS technology and as a result it is much more in continuity with planar Bulk as compared to the vertical FinFET transistors. The competition between these two technologies is fierce and many studies have been reported in the literature to compare these technologies in terms of speed performance, power consumption, cost, etc. However, these studies have not yet focused on their testability properties while the impact of defects on circuits implemented in FDSOI and FinFET technologies might be significantly different from the impact of similar defects in planar MOS circuit.The work of this thesis is focused on implementing similar design in each technology and comparing the electrical behavior of the circuit with the same defect. The defects that are considered for our investigation are inter-gate resistive bridging, resistive short to ground terminal (GND), resistive short to power supply (VDD) and resistive open defects. Defect detectability is evaluated in the context of either logic or delay based test. HSPICE and Cadence SPECTRE simulations are performed varying the value of the defect resistance and the concept of critical resistance is used to compare the defect detectability range in different technologies. The optimal body-biasing, supply voltage and temperature settings to achieve the maximum defect coverage are determined for these defect types. An analytical analysis is proposed for short defects based on the ON-resistance of P and N networks, which permits to evaluate the value of the critical resistance without performing fault simulations. Testability properties are also established under the presence of process variations based on Monte-Carlo simulations for both Regular-VT devices (FDSOI-RVT and Bulk-LR) and Low-VT devices (FDSOI-LVT and Bulk-LL) available for 28nm Bulk and FDSOI technologies.

Les travaux menés pendant cette thèse se concentrent sur l'étude de technologies avancées de MOSFET, plus précisément de FinFET à triple-grille et de nanofils à grille enrobante. Ils ont été fabriqués pour le nœud technologique 10 nm, suivant le même procédé de fabrication à l'exception de la fabrication d'une quatrième grille pour les nanofils. Ces composants sont étudiés en régime statique afin de déterminer les principaux paramètres de leur modèle électrique. Des études à très faible température (< 10 K) et faible tension de drain (< 1 mV) montrent la présence de transport quantique dû aux niveaux d'énergie discrets dans les bandes de conduction et de valence. L'étude du bruit électrique en 1/f montre une bonne maîtrise du procédé d'oxydation de la grille ainsi que le changement de mécanisme de bruit sous l'effet de transport quantique. Différentes spectroscopies de bruit basse fréquence (i.e. étude du bruit de génération-recombinaison en fonction de la température) ont permis d'identifier les pièges contenus dans le film de silicium, donnant ainsi la possibilité d'incriminer les étapes de fabrications les plus critiques. / The work led within this thesis focuses on the study of advanced MOSFET technologies, more precisely of triple-gate FinFETs and Gate-All-Around nanowire FETs. They were fabricated for the 10-nm technological node, following the same recipe except for the build of a fourth gate in nanowire devices.The devices have been studied in static regime in order to determine the main parameters of their electrical model. Low temperature (<10 K) and low drain voltage (1mV) studies highlighted the existence of quantum transport that is due to discrete energy levels within the conduction and valence bands. The study of the 1/f noise testifies the good control of the gate oxidation process and evidences a change in the noise mecanism under quantum transport.Numerous low frequency noise spectroscopies (i.e. study of the generation-recombination noise as a function of the temperature) let us identify silicon film traps, thus giving indication of the critical process steps that are responsible for the generation-recombination noise.

Devido às dimensões cada vez mais reduzidas dos transistores e a utilização de novos materiais com baixa condutividade térmica, o desempenho de transistores avançados é afetado pelo autoaquecimento. Dispositivos sob os efeitos de autoaquecimento sofrem um aumento da sua temperatura, fazendo com que a mobilidade seja reduzida, além de comprometer a confiabilidade e gerar atrasos de sinal, trazendo impactos na eficiência de circuitos analógicos, bem como afetando o desempenho de circuitos digitais. Apesar da relevância do fenômeno, muitos estudos não o levam em consideração devido à dificuldade de sua verificação, uma vez que os métodos utilizados para transistores avançados requerem estruturas ou equipamentos especiais, que são raramente disponíveis. Dessa forma, três novas técnicas são desenvolvidas neste trabalho com o objetivo de viabilizar o estudo do efeito utilizando estruturas convencionais e medidas em corrente contínua: (i) a condutância de saída média; (ii) o método da assinatura na eficiência do transistor; (iii) a estimativa da resistência térmica utilizando somente medidas em corrente contínua. Os dois primeiros métodos são focados em uma análise qualitativa do autoaquecimento, permitindo uma verificação preliminar eficiente da presença e relevância do efeito, enquanto o terceiro método permite a extração da resistência térmica a partir do inverso da eficiência do transistor utilizando um processo iterativo, consequentemente possibilitando a obtenção do aumento da temperatura do canal devido ao autoaquecimento, com boa precisão e maior simplicidade em relação aos métodos disponíveis na literatura (com erro máximo menor que 6% para transistores de múltiplas portas em relação ao método de medidas pulsadas). Com essas técnicas, são feitas comparações da elevação de temperatura do canal entre transistores de múltiplas portas (também chamados de FinFET ou transistores 3D) e transistores de silício sobre isolante com camada de silício e óxido enterrado extremamente finos (SOI UTBB), usando simulações tridimensionais para obter condições similares de potência. Em dispositivos com menores comprimentos de canal, os FinFETs apresentaram temperaturas cerca de 60 K acima dos UTBBs. / Due to the reduction of devices\' dimensions and the use of new materials with low thermal conductivity, self-heating affects the performances of advanced transistors. Devices under self-heating effects suffer an increase of their temperature, causing mobility reduction, besides compromising reliability and generating signal delays, bringing impacts to the efficiency of analog circuits, and affecting the performance of digital circuits. Despite the relevance of the phenomenon, many studies do not consider it, given the difficulty to assess it, since the methods used for advanced transistors require special structures or equipment, which are rarely available. Hence, three new techniques are developed in this work, with the objective of permitting the study of the effect utilizing conventional structures and direct current measurements: (i) the mean output conductance method; (ii) the signature in the transistor efficiency method; (iii) the thermal resistance estimative using only direct current measurements. The first two methods are focused on a qualitative analysis of the self-heating, allowing an efficient preliminary verification of the presence and relevance of the effect, while the last allows the extraction of the thermal resistance from the inverse of the transistor efficiency through an iterative process, consequently making it possible to obtain the temperature rise in the channel due to the self-heating with a good precision and greater simplicity when compared to other methods available in the literature (with maximum error smaller than 6% for multiple gate transistors when compared to the pulsed method). With these techniques, comparisons between multiple gate transistors (also known as FinFET or 3D transistors) and silicon-on-oxide with ultra-thin body and buried oxide (SOI UTBB) are performed, utilizing three-dimensional simulations to obtain similar power conditions. In devices with smaller channel length, FinFETs presented temperatures approximately 60 K above the UTBBs.

Os avanços na microeletrônica contribuíram para a redução de tamanho do nó tecnológico, diminuindo a tensão de limiar e aumentando a freqüência de operação dos sistemas. Embora tenha resultado em ganhos positivos relacionados ao desempenho e ao consumo de energia dos circuitos VLSI, a miniaturização também tem um impacto negativo em termos de confiabilidade dos projetos. À medida que a tecnologia diminui, os circuitos estão se tornando mais suscetíveis a inúmeros efeitos devido à redução da robustez ao ruído externo, bem como ao aumento do grau de incerteza relacionado às muitas fontes de variabilidade. As técnicas de tolerancia a falhas geralmente são usadas para melhorar a robustez das aplicações de segurança crítica. No entanto, as implicações da redução da tecnologia interferem na eficácia de tais abordagem em fornecer a cobertura de falhas desejada. Por esse motivo, este trabalho avaliou a robustez aos efeitos de radiação de diferentes circuitos projetados na tecnologia FinFET sob efeitos de variabilidade. Para determinar as melhores opções de projeto para implementar técnicas de tolerancia a falhas, como os esquemas de Redundância de módulo triplo (TMR) e/ou duplicação com comparação (DWC), o conjunto de circuitos analisados é composto por dez diferentes topologias de porta lógica OR-exclusivo (XOR) e dois circuitos votadores maioritários (MJV). Para investigar o efeito da configuração do gate dos dispositivos FinFET, os circuitos XOR são analisados usando a configuração de double-gate (DG FinFET) e tri-gate (TG FinFET). A variabilidade ambiental, como variabilidade de temperatura e tensão, são avaliadas no conjunto de circuitos analisados. Além disso, o efeito da variabilidade de processo Work-Function Fluctuation (WFF) também é avaliado. A fim de fornecer um estudo mais preciso, o projeto do leiaute dos circuitos MJV usando 7nm FinFET PDK é avaliado pela ferramenta preditiva MUSCA SEP3 para estimar o Soft-Error Rate (SER) dos circuitos considerando as características do leiaute e as camadas de Back-End-Of-Line (BEOL) e Front-End-Of-Line (FEOL) de um nó tecnológico avançado. / Advances in microelectronics have contributed to the size reduction of the technological node, lowering the threshold voltage and increasing the operating frequency of the systems. Although it has positive outcomes related to the performance and power consumption of VLSI circuits, it does also have a strong negative impact in terms of the reliability of designs. As technology scales down, the circuits are becoming more susceptible to numerous effects due to the reduction of robustness to external noise as well as the increase of uncertainty degree related to the many sources of variability. Faulttolerant techniques are usually used to improve the robustness of safety critical applications. However, the implications of the scaling of technology have interfered against the effectiveness of fault-tolerant approaches to provide the fault coverage. For this reason, this work has evaluated the radiation robustness of different circuits designed in FinFET technology under variability effects. In order to determine the best design options to implement fault-tolerant techniques such as the Triple-Module Redundancy (TMR) and/or Duplication with Comparison (DWC) schemes, the set of analyzed circuits is composed of ten different exclusive-OR (XOR) logic gate topologies and two majority voter (MJV) circuits. To investigate the effect of gate configuration of FinFET devices, the XOR circuits is analyzed using double-gate configuration (DG FinFET) and tri-gate configuration (TG FinFET). Environmental Variability such as Temperature and Voltage Variability are evaluated in the set of analyzed circuits. Additionally, the process-related variability effect Work-Function Fluctuation (WFF) is also evaluated. In order to provide a more precise study, the layout design of the MJV circuits using a 7nm FinFET PDK is evaluated by the predictive MUSCA SEP3 tool to estimate the Soft-Error Rate (SER) of the circuits considering the layout contrainsts and Back-End-Of-Line (BEOL) and Front-End-Of-Line (FEOL) layers of an advanced technology node.

Devido às dimensões cada vez mais reduzidas dos transistores e a utilização de novos materiais com baixa condutividade térmica, o desempenho de transistores avançados é afetado pelo autoaquecimento. Dispositivos sob os efeitos de autoaquecimento sofrem um aumento da sua temperatura, fazendo com que a mobilidade seja reduzida, além de comprometer a confiabilidade e gerar atrasos de sinal, trazendo impactos na eficiência de circuitos analógicos, bem como afetando o desempenho de circuitos digitais. Apesar da relevância do fenômeno, muitos estudos não o levam em consideração devido à dificuldade de sua verificação, uma vez que os métodos utilizados para transistores avançados requerem estruturas ou equipamentos especiais, que são raramente disponíveis. Dessa forma, três novas técnicas são desenvolvidas neste trabalho com o objetivo de viabilizar o estudo do efeito utilizando estruturas convencionais e medidas em corrente contínua: (i) a condutância de saída média; (ii) o método da assinatura na eficiência do transistor; (iii) a estimativa da resistência térmica utilizando somente medidas em corrente contínua. Os dois primeiros métodos são focados em uma análise qualitativa do autoaquecimento, permitindo uma verificação preliminar eficiente da presença e relevância do efeito, enquanto o terceiro método permite a extração da resistência térmica a partir do inverso da eficiência do transistor utilizando um processo iterativo, consequentemente possibilitando a obtenção do aumento da temperatura do canal devido ao autoaquecimento, com boa precisão e maior simplicidade em relação aos métodos disponíveis na literatura (com erro máximo menor que 6% para transistores de múltiplas portas em relação ao método de medidas pulsadas). Com essas técnicas, são feitas comparações da elevação de temperatura do canal entre transistores de múltiplas portas (também chamados de FinFET ou transistores 3D) e transistores de silício sobre isolante com camada de silício e óxido enterrado extremamente finos (SOI UTBB), usando simulações tridimensionais para obter condições similares de potência. Em dispositivos com menores comprimentos de canal, os FinFETs apresentaram temperaturas cerca de 60 K acima dos UTBBs. / Due to the reduction of devices\' dimensions and the use of new materials with low thermal conductivity, self-heating affects the performances of advanced transistors. Devices under self-heating effects suffer an increase of their temperature, causing mobility reduction, besides compromising reliability and generating signal delays, bringing impacts to the efficiency of analog circuits, and affecting the performance of digital circuits. Despite the relevance of the phenomenon, many studies do not consider it, given the difficulty to assess it, since the methods used for advanced transistors require special structures or equipment, which are rarely available. Hence, three new techniques are developed in this work, with the objective of permitting the study of the effect utilizing conventional structures and direct current measurements: (i) the mean output conductance method; (ii) the signature in the transistor efficiency method; (iii) the thermal resistance estimative using only direct current measurements. The first two methods are focused on a qualitative analysis of the self-heating, allowing an efficient preliminary verification of the presence and relevance of the effect, while the last allows the extraction of the thermal resistance from the inverse of the transistor efficiency through an iterative process, consequently making it possible to obtain the temperature rise in the channel due to the self-heating with a good precision and greater simplicity when compared to other methods available in the literature (with maximum error smaller than 6% for multiple gate transistors when compared to the pulsed method). With these techniques, comparisons between multiple gate transistors (also known as FinFET or 3D transistors) and silicon-on-oxide with ultra-thin body and buried oxide (SOI UTBB) are performed, utilizing three-dimensional simulations to obtain similar power conditions. In devices with smaller channel length, FinFETs presented temperatures approximately 60 K above the UTBBs.

Os avanços na microeletrônica contribuíram para a redução de tamanho do nó tecnológico, diminuindo a tensão de limiar e aumentando a freqüência de operação dos sistemas. Embora tenha resultado em ganhos positivos relacionados ao desempenho e ao consumo de energia dos circuitos VLSI, a miniaturização também tem um impacto negativo em termos de confiabilidade dos projetos. À medida que a tecnologia diminui, os circuitos estão se tornando mais suscetíveis a inúmeros efeitos devido à redução da robustez ao ruído externo, bem como ao aumento do grau de incerteza relacionado às muitas fontes de variabilidade. As técnicas de tolerancia a falhas geralmente são usadas para melhorar a robustez das aplicações de segurança crítica. No entanto, as implicações da redução da tecnologia interferem na eficácia de tais abordagem em fornecer a cobertura de falhas desejada. Por esse motivo, este trabalho avaliou a robustez aos efeitos de radiação de diferentes circuitos projetados na tecnologia FinFET sob efeitos de variabilidade. Para determinar as melhores opções de projeto para implementar técnicas de tolerancia a falhas, como os esquemas de Redundância de módulo triplo (TMR) e/ou duplicação com comparação (DWC), o conjunto de circuitos analisados é composto por dez diferentes topologias de porta lógica OR-exclusivo (XOR) e dois circuitos votadores maioritários (MJV). Para investigar o efeito da configuração do gate dos dispositivos FinFET, os circuitos XOR são analisados usando a configuração de double-gate (DG FinFET) e tri-gate (TG FinFET). A variabilidade ambiental, como variabilidade de temperatura e tensão, são avaliadas no conjunto de circuitos analisados. Além disso, o efeito da variabilidade de processo Work-Function Fluctuation (WFF) também é avaliado. A fim de fornecer um estudo mais preciso, o projeto do leiaute dos circuitos MJV usando 7nm FinFET PDK é avaliado pela ferramenta preditiva MUSCA SEP3 para estimar o Soft-Error Rate (SER) dos circuitos considerando as características do leiaute e as camadas de Back-End-Of-Line (BEOL) e Front-End-Of-Line (FEOL) de um nó tecnológico avançado. / Advances in microelectronics have contributed to the size reduction of the technological node, lowering the threshold voltage and increasing the operating frequency of the systems. Although it has positive outcomes related to the performance and power consumption of VLSI circuits, it does also have a strong negative impact in terms of the reliability of designs. As technology scales down, the circuits are becoming more susceptible to numerous effects due to the reduction of robustness to external noise as well as the increase of uncertainty degree related to the many sources of variability. Faulttolerant techniques are usually used to improve the robustness of safety critical applications. However, the implications of the scaling of technology have interfered against the effectiveness of fault-tolerant approaches to provide the fault coverage. For this reason, this work has evaluated the radiation robustness of different circuits designed in FinFET technology under variability effects. In order to determine the best design options to implement fault-tolerant techniques such as the Triple-Module Redundancy (TMR) and/or Duplication with Comparison (DWC) schemes, the set of analyzed circuits is composed of ten different exclusive-OR (XOR) logic gate topologies and two majority voter (MJV) circuits. To investigate the effect of gate configuration of FinFET devices, the XOR circuits is analyzed using double-gate configuration (DG FinFET) and tri-gate configuration (TG FinFET). Environmental Variability such as Temperature and Voltage Variability are evaluated in the set of analyzed circuits. Additionally, the process-related variability effect Work-Function Fluctuation (WFF) is also evaluated. In order to provide a more precise study, the layout design of the MJV circuits using a 7nm FinFET PDK is evaluated by the predictive MUSCA SEP3 tool to estimate the Soft-Error Rate (SER) of the circuits considering the layout contrainsts and Back-End-Of-Line (BEOL) and Front-End-Of-Line (FEOL) layers of an advanced technology node.

Os avanços na microeletrônica contribuíram para a redução de tamanho do nó tecnológico, diminuindo a tensão de limiar e aumentando a freqüência de operação dos sistemas. Embora tenha resultado em ganhos positivos relacionados ao desempenho e ao consumo de energia dos circuitos VLSI, a miniaturização também tem um impacto negativo em termos de confiabilidade dos projetos. À medida que a tecnologia diminui, os circuitos estão se tornando mais suscetíveis a inúmeros efeitos devido à redução da robustez ao ruído externo, bem como ao aumento do grau de incerteza relacionado às muitas fontes de variabilidade. As técnicas de tolerancia a falhas geralmente são usadas para melhorar a robustez das aplicações de segurança crítica. No entanto, as implicações da redução da tecnologia interferem na eficácia de tais abordagem em fornecer a cobertura de falhas desejada. Por esse motivo, este trabalho avaliou a robustez aos efeitos de radiação de diferentes circuitos projetados na tecnologia FinFET sob efeitos de variabilidade. Para determinar as melhores opções de projeto para implementar técnicas de tolerancia a falhas, como os esquemas de Redundância de módulo triplo (TMR) e/ou duplicação com comparação (DWC), o conjunto de circuitos analisados é composto por dez diferentes topologias de porta lógica OR-exclusivo (XOR) e dois circuitos votadores maioritários (MJV). Para investigar o efeito da configuração do gate dos dispositivos FinFET, os circuitos XOR são analisados usando a configuração de double-gate (DG FinFET) e tri-gate (TG FinFET). A variabilidade ambiental, como variabilidade de temperatura e tensão, são avaliadas no conjunto de circuitos analisados. Além disso, o efeito da variabilidade de processo Work-Function Fluctuation (WFF) também é avaliado. A fim de fornecer um estudo mais preciso, o projeto do leiaute dos circuitos MJV usando 7nm FinFET PDK é avaliado pela ferramenta preditiva MUSCA SEP3 para estimar o Soft-Error Rate (SER) dos circuitos considerando as características do leiaute e as camadas de Back-End-Of-Line (BEOL) e Front-End-Of-Line (FEOL) de um nó tecnológico avançado. / Advances in microelectronics have contributed to the size reduction of the technological node, lowering the threshold voltage and increasing the operating frequency of the systems. Although it has positive outcomes related to the performance and power consumption of VLSI circuits, it does also have a strong negative impact in terms of the reliability of designs. As technology scales down, the circuits are becoming more susceptible to numerous effects due to the reduction of robustness to external noise as well as the increase of uncertainty degree related to the many sources of variability. Faulttolerant techniques are usually used to improve the robustness of safety critical applications. However, the implications of the scaling of technology have interfered against the effectiveness of fault-tolerant approaches to provide the fault coverage. For this reason, this work has evaluated the radiation robustness of different circuits designed in FinFET technology under variability effects. In order to determine the best design options to implement fault-tolerant techniques such as the Triple-Module Redundancy (TMR) and/or Duplication with Comparison (DWC) schemes, the set of analyzed circuits is composed of ten different exclusive-OR (XOR) logic gate topologies and two majority voter (MJV) circuits. To investigate the effect of gate configuration of FinFET devices, the XOR circuits is analyzed using double-gate configuration (DG FinFET) and tri-gate configuration (TG FinFET). Environmental Variability such as Temperature and Voltage Variability are evaluated in the set of analyzed circuits. Additionally, the process-related variability effect Work-Function Fluctuation (WFF) is also evaluated. In order to provide a more precise study, the layout design of the MJV circuits using a 7nm FinFET PDK is evaluated by the predictive MUSCA SEP3 tool to estimate the Soft-Error Rate (SER) of the circuits considering the layout contrainsts and Back-End-Of-Line (BEOL) and Front-End-Of-Line (FEOL) layers of an advanced technology node.