A criptografia assumiu papel de destaque no cotidiano das pessoas, em virtude da necessidade de segurança em inúmeras transações eletrônicas. Em determinadas áreas, a utilização de hardware dedicado à tarefa de criptografia apresenta vantagens em relação à implementação em software, devido principalmente ao ganho de desempenho. Recentemente, o National Institute of Standards and Technology (NIST) publicou o novo padrão norte-americano de criptografia simétrica, chamado de Advanced Encryption Standard (AES). Após um período de aproximadamente 3 anos, no qual várias alternativas foram analisadas, adotou-se o algoritmo Rijndael. Assim, este trabalho apresenta um Soft IP do padrão AES, codificado em VHDL, visando a implementação em FPGA Altera. Todo o projeto foi construído com funções e bibliotecas genéricas, a fim de permitir a posterior implementação sobre outras tecnologias. Foram geradas duas versões: uma priorizando desempenho e outra priorizando a área ocupada nos componentes. Para cada uma das versões, produziu-se um circuito para encriptar e outro para decriptar. O desempenho alcançado em termos de velocidade de processamento superou todos os outros trabalhos publicados na área, sobre a mesma tecnologia. São apresentados os detalhes de implementação, arquiteturas envolvidas e decisões de projeto, bem como todos os resultados. A dissertação contém ainda conceitos básicos de criptografia e uma descrição do algoritmo Rijndael.

A criptografia assumiu papel de destaque no cotidiano das pessoas, em virtude da necessidade de segurança em inúmeras transações eletrônicas. Em determinadas áreas, a utilização de hardware dedicado à tarefa de criptografia apresenta vantagens em relação à implementação em software, devido principalmente ao ganho de desempenho. Recentemente, o National Institute of Standards and Technology (NIST) publicou o novo padrão norte-americano de criptografia simétrica, chamado de Advanced Encryption Standard (AES). Após um período de aproximadamente 3 anos, no qual várias alternativas foram analisadas, adotou-se o algoritmo Rijndael. Assim, este trabalho apresenta um Soft IP do padrão AES, codificado em VHDL, visando a implementação em FPGA Altera. Todo o projeto foi construído com funções e bibliotecas genéricas, a fim de permitir a posterior implementação sobre outras tecnologias. Foram geradas duas versões: uma priorizando desempenho e outra priorizando a área ocupada nos componentes. Para cada uma das versões, produziu-se um circuito para encriptar e outro para decriptar. O desempenho alcançado em termos de velocidade de processamento superou todos os outros trabalhos publicados na área, sobre a mesma tecnologia. São apresentados os detalhes de implementação, arquiteturas envolvidas e decisões de projeto, bem como todos os resultados. A dissertação contém ainda conceitos básicos de criptografia e uma descrição do algoritmo Rijndael.

A criptografia assumiu papel de destaque no cotidiano das pessoas, em virtude da necessidade de segurança em inúmeras transações eletrônicas. Em determinadas áreas, a utilização de hardware dedicado à tarefa de criptografia apresenta vantagens em relação à implementação em software, devido principalmente ao ganho de desempenho. Recentemente, o National Institute of Standards and Technology (NIST) publicou o novo padrão norte-americano de criptografia simétrica, chamado de Advanced Encryption Standard (AES). Após um período de aproximadamente 3 anos, no qual várias alternativas foram analisadas, adotou-se o algoritmo Rijndael. Assim, este trabalho apresenta um Soft IP do padrão AES, codificado em VHDL, visando a implementação em FPGA Altera. Todo o projeto foi construído com funções e bibliotecas genéricas, a fim de permitir a posterior implementação sobre outras tecnologias. Foram geradas duas versões: uma priorizando desempenho e outra priorizando a área ocupada nos componentes. Para cada uma das versões, produziu-se um circuito para encriptar e outro para decriptar. O desempenho alcançado em termos de velocidade de processamento superou todos os outros trabalhos publicados na área, sobre a mesma tecnologia. São apresentados os detalhes de implementação, arquiteturas envolvidas e decisões de projeto, bem como todos os resultados. A dissertação contém ainda conceitos básicos de criptografia e uma descrição do algoritmo Rijndael.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia mecânica, 2012. / Submitted by Alaíde Gonçalves dos Santos (alaide@unb.br) on 2013-03-13T13:46:09Z No. of bitstreams: 1 2012_EnioPratesVasconcelosFilho.pdf: 4044294 bytes, checksum: b3e0871df12218e12ae8513930b18fce (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2013-03-21T14:11:35Z (GMT) No. of bitstreams: 1 2012_EnioPratesVasconcelosFilho.pdf: 4044294 bytes, checksum: b3e0871df12218e12ae8513930b18fce (MD5) / Made available in DSpace on 2013-03-21T14:11:35Z (GMT). No. of bitstreams: 1 2012_EnioPratesVasconcelosFilho.pdf: 4044294 bytes, checksum: b3e0871df12218e12ae8513930b18fce (MD5) / Esse trabalho descreve o desenvolvimento e a implementação de um controlador de trajetória retilínea em um robô esférico de 5 graus de liberdade. Para tanto, foi desenvolvida uma arquitetura de controle em malha aberta embarcada em uma FPGA para os três primeiros graus de liberdade do manipulador. Nesse intuito, apresenta-se, nesse trabalho, a modelagem cinemática direta e inversa do manipulador, bem como seu Jacobiano. Essa modelagem permite o controle da trajetória do robô em um caminho retilíneo descrito em coordenadas cartesianas. Na implementação do controle embarcado na FPGA, foi utilizado o microprocessador NIOS II, da Altera. Esse é o responsável pelos cálculos de posicionamento e velocidade do manipulador durante sua movimentação. Também são explicitadas as interfaces de acionamento e controle de cada um dos eixos do manipulador e seus respectivos motores. São ainda apresentadas as experiências de validação dos algoritmos implementados, através de simulações computacionais, bem como a validação das equações utilizadas. Além disso, são apresentados os resultados de movimentação do manipulador, seguindo uma trajetória pré-estabelecida, buscando validar na prática o controle implementado. _______________________________________________________________________________________ ABSTRACT / This paper describes the development and implementation of a controller for straight path trajectory in a spherical robot of five degrees of freedom. To do that, an open loop control architecture (embedded in an FPGA) was developed, for the first three degrees of freedom of the manipulator. Therefore, the direct and inverse kinematic models of the manipulator as well as its Jacobian are presented in this work. This modeling allows us to control the trajectory of the robot in a straight path described in Cartesian coordinates. In the implementation of the embedded controller in the FPGA, we have used the NIOS II microprocessor, from Altera. This is responsible for calculating the position and speed of the manipulator during its motion. Also the interfaces with the controllers of each axis of the handler and their respective engines are specified. We also present experiments to validate the implemented algorithms through computer simulations, as well as the validation of the equations used. Finally, the results are presented of the manipulator motion, following a predetermined path, in order to validate the control implemented in practice.

Made available in DSpace on 2014-06-12T15:58:30Z (GMT). No. of bitstreams: 2 arquivo4637_1.pdf: 4056811 bytes, checksum: 63844ea80772500978509769749721a9 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2003 / Peripheral Component Interconnect (PCI) é um protocolo de comunicação para dispositivos de alta velocidade que requerem uma alta vazão de dados (throughput), tais como, controladores de vídeo e de rede de computadores. O protocolo PCI é um protocolo síncrono e possui várias versões com diferentes larguras de barramento e freqüência. Esta dissertação, em particular, trata da implementação do protocolo PCI para dispositivos do tipo escravos targets, versão 2.2, com 32 bits de dados e endereços multiplexados, a 33 MHz, e uma vazão de 132 MB/s. O protocolo foi implementado em VHDL 93, com a funcionalidade validada através de testbenches. O core PCI foi implementado, visando sua validação, na plataforma de prototipação HOT I, da Virtual Computer Corporation, em um FPGA Xilinx, componente XC4013E-PQ240. Um conjunto de rotinas utilizando interrupções da BIOS e device drivers foram desenvolvidas para dar suporte a futuros testes de implementação do core PCI na plataforma HOT I. Um estudo de caso, visando validar a funcionalidade do core PCI foi desenvolvido. Esta aplicação simula o acesso ao banco de memória da plataforma HOT I

Made available in DSpace on 2014-06-12T15:59:39Z (GMT). No. of bitstreams: 2 arquivo5429_1.pdf: 2027395 bytes, checksum: a60f0ffd313359af227000b0ebc6d7d8 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2006 / O presente trabalho propõe uma metodologia de baixo custo para depuração de projetos de sistemas digitais em FPGAs. Esta abordagem oferece um ambiente para a depuração de projetos baseados em FPGAs. A metodologia utiliza o padrão JTAG para fazer o readback dos sinais resultantes da simulação do projeto do usuário. Já a visualização dos sinais é feita por meio do ambiente ChipScope Pro® da Xilinx®. No entanto não é possível, com o ChipScope Pro, injetar vetores de teste, nem definir break points. Sendo assim um componente de hardware (módulo injetor de vetores) foi desenvolvido para controlar a injeção dos vetores no projeto do usuário. Uma interface gráfica também foi criada, permitindo a definição e envio dos vetores por meio da porta paralela de um PC hospedeiro. Os vetores de teste são definidos em alto nível por meio de um arquivo texto, contendo parâmetros de simulação. O arquivo residente no computador hospedeiro é posteriormente enviado para o FPGA alvo, via porta paralela. Foram utilizados dois módulos como estudo de caso para validação da metodologia. O primeiro faz uso de um protocolo de controle de acesso a memória por dispositivos de I/O. Já o segundo utiliza uma USART, a qual foi desenvolvida pela equipe do projeto Brazil-Ip/Fênix. Bons resultados foram alcançados e estão apresentados nesta dissertação

Field-Programmable Gate Arrays (FPGAs) are one of the most popular platforms for implementing digital circuits. Their main advantages include the ability to be (re)programmed in the field, a shorter time-to-market, and lower non-recurring engineering costs. This programmability, however, is afforded through a significant amount of additional circuitry, which makes FPGAs significantly slower and less power-efficient compared to Application Specific Integrated Circuits (ASICs). This thesis investigates three aspects of low-power FPGA design: switching activity estimation, switching activity minimization, and low-power FPGA clock network design. In our investigation of switching activity estimation, we compare new and existing techniques to determine which are most appropriate in the context of FPGAs. Specifically, we compare how each technique affects the accuracy of FPGA power models and the ability of power-aware CAD tools to minimize power. We then present a new publicly available activity estimation tool called ACE-2.0 that incorporates the most appropriate techniques. Using activities estimated byACE-2.0, power estimates and power savings were both within 1% of results obtained using simulated activities. Moreover, the new tool was 69 and 7.2 times faster than circuit simulation for combinational and sequential circuits, respectively. In our investigation of switching activity minimization, we propose a technique for reducing power in FPGAs by minimizing unnecessary transitions called glitches. The technique involves adding programmable delay elements at inputs of the logic elements of the FPGA to align the arrival times, thereby preventing new glitches from being generated. On average, the proposed technique eliminates 87% of the glitching, which reduces overall FPGA power by17%. The added circuitry increases the overall FPGA area by 6% and critical-path delay by less than 1%. Finally, in our investigation of low-power FPGA clock networks, we examine the tradeoff between the power consumption of FPGA clock networks and the cost of the constraints they impose on FPGA CAD tools. Specifically, we present a parameterized framework for describing FPGA clock networks, we describe new clock-aware placement techniques, and we perform an empirical study to examine how the clock network parameters affect the overall power consumption of FPGAs. The results show that the techniques used to produce a legal placement can have a significant influence on power and delay. On average, circuits placed using the most effective techniques dissipate 9.9% less energy and were 2.4% faster than circuits placed using the least effective techniques. Moreover, the results show that the architecture of the clock network is also important. On average, FPGAs with an efficient clock network were up to12.5% more energy efficient and 7.2% faster than other FPGAs. / Applied Science, Faculty of / Electrical and Computer Engineering, Department of / Graduate

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