Thèse de doctorat : Lettres : Metz : 2000. / Thèse : 2000METZ007L. Bibliogr. p. 348-356.

Thesis--Lund. / Includes bibliographical references (p. 174-181).

Thesis--Lund. / Includes bibliographical references (p. 174-181).

Dans un réseau constitué de plusieurs milliers d'ordinateurs, l'apparition de fautes est inévitable. Etre capable de tester le comportement d'un programme distribué dans un environnement où l'on peut contrôler les fautes (comme le crash d'un processus) est une fonctionnalité importante pour le déploiement de programmes fiables.....

L’objet de cette thèse porte sur le diagnostic des systèmes à évènements discrets modélisés par des automates à états finis, avec une extension vers les réseaux de Petri bornés et étiquetés. Les différentes contributions de ce travail peuvent être présentées selon deux volets, au regard des approches pionnières existantes dans la littérature: le diagnostic à base de diagnostiqueur, et le diagnostic à base de twin-plant.Sur le premier volet, i.e., le diagnostic à base de diagnostiqueur, nous proposons :- Une variante du diagnostiqueur avec une nouvelle structure qui nous permet de : (i) formuler une nouvelle condition nécessaire et suffisante pour l'analyse de la diagnosticabilité des fautes permanentes, (ii) développer une procédure systématique pour l'analyse de la diagnosticabilité (iii) établir un algorithme à-la-volée pour construire le diagnostiqueur et analyser la diagnosticabilité en parallèle.- Une extension de notre diagnostiqueur pour traiter des fautes intermittentes. - Une version hybride de notre diagnostiqueur, pour analyser la diagnosticabilité des réseaux de Petri bornés et étiquetés.Sur le deuxième volet, i.e., le diagnostic à base de twin-plant, nous proposons de nouvelles techniques pour l’analyse de diagnosticabilité de fautes permanentes et intermittentes dans le cadre de vérification par model-checking. Ainsi, la performance des techniques de model-checking et des outils associés peut être exploitée pour traiter des questions de diagnostic. / This PhD thesis deals with fault diagnosis of discrete-event systems modeled as finite state automata with some extensions to bounded Petri net models. The developed contributions can be classified regarding two pioneering approaches from the literature: the diagnoser-based technique and the twin-plant based technique. Regarding the diagnoser-based technique, we propose a new diagnoser variant with some interesting features that allow us to reformulate a necessary and sufficient condition for diagnosability of permanent faults and propose a systematic procedure for checking such a condition without building any intermediate model. An on-the-fly algorithm, for simultaneously constructing the diagnoser and verifying diagnosability is then developed. The established diagnoser is then extended to deal with fault diagnosis of intermittent faults. A Hybrid version (in the sense of combining enumerative and symbolic representations) of our diagnoser is also established in order to deal with fault diagnosis of labeled bounded Petri nets. The developed approaches are implemented in dedicated tools and evaluated through benchmarks with respect to the reference approaches in the domain.Regarding twin-plant based technique, our contribution consists in elaborating a model-checking framework that extends the Cimatti’s work for the actual verification of various diagnosability concepts pertaining to permanent and intermittent failures based on the twin-plant structure. The main idea is to reformulate and express the diagnosability issues as temporal logics and then to tackle them using the model-checking engines.

Thèse numérisée par la Direction des bibliothèques de l'Université de Montréal.

Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

L'entrée de la technologie CMOS dans les dimensions nanométriques résulte de l'évolution prévue pour les circuits intégrés, déterminée par l'industrie des semi-conducteurs d'après les feuilles de route établies selon la loi de Moore. Pourtant, la production des circuits nanométriques présente des défis de plus en plus critiques, qui demandent des efforts considérables de la communauté scientifique. Ces défis sont liés à des limitations d'ordre physique, économique et technologique, et se traduisent en un changement du comportement des structures fortement intégrées et en une difficulté pour les fabriquer avec la précision nécessaire. La majorité des problèmes associés à la réduction des structures CMOS amène à une réduction du rendement de fabrication et de la fiabilité d'opération des circuits. Les technologies émergentes, conçues pour étendre, complémenter, voire substituer la technologie CMOS, seront très sensibles aux variations paramétriques des composants et aux défauts de fabrication. La fiabilité d'opération des circuits reste un problème critique, pour lequel les solutions proposées font appel aux techniques de tolérance aux pannes. Selon quelques études, la probabilité d'occurrence des fautes transitoires dans les systèmes nanométriques montera au fur et à mesure de l'augmentation de densité des composants intégrés, atteignant le même niveau observé dans les mémoires, où les fautes transitoires sont plus facilement traitées. Historiquement, les techniques de tolérance aux pannes étaient destinées aux circuits de mission critique, à cause des surcoûts matériels, de performance et de consommation d'énergie associés à son application. Son utilisation dans les circuits logiques non critiques dépendra directement de son rapport coût/bénéfice, ce qui n'est pas évident à déterminer, d'autant plus que l'occurrence de multiples fautes simultanées deviendra une réalité. L'estimation de la fiabilité des circuits logiques pendant les étapes initiales de projet est un pas fondamental pour la conception des circuits nanométriques. La réduction prévue pour la fiabilité des composants intégrés obligera les concepteurs à l'implémentation des méthodes de durcissement des circuits, mais avec un surcoût très limité. Pour permettre l'application de ces méthodes d'une façon adaptée aux contraintes de projet, l'estimation de la fiabilité doit être intégrée dans le flot de conception. Plusieurs méthodes ont été proposées dans la littérature pour l'estimation de la fiabilité, mais étant donnée la complexité de l'analyse, chaque méthode a des limitations d'application, comme la restriction à une seule faute, la restriction à une seule sortie, la restriction à un seul chemin logique ou la restriction à un sous-ensemble des entrées. Le présent travail a proposé deux méthodes d'estimation de la fiabilité "flexifles" dans le sens où elles permettent de jouer sur un compromis rapidité et précision. Cette flexibilité peut être utilisée de façon complémentaire tout au long de la conception. Ces méthodes prennent en compte l'occurrence de fautes multiples et sont alors adéquates pour l'étude des circuits nanométriques, plus susceptibles à ce type d'événement.

Reproduction de : Thèse de doctorat : Génie électrique : Toulouse, INPT : 2007. / Titre provenant de l'écran-titre. Bibliogr. 95 réf.

Thèse de doctorat : Automatique : Vandoeuvre-les-Nancy, INPL : 2005. / Titre provenant de l'écran-titre. Bibliogr.