La miniaturisation et l'intégration de plus en plus accrue des composants électroniques dans les puces ont pour conséquence la chute de la fiabilité, tant au niveau de la production que pendant le fonctionnement normal du système. Les mémoires qui occupent jusqu'à 80% de la surface totale d'un System on Chip (SoC), vont ainsi concentrer la plus grande partie des défaillances. Dans ces conditions, les parties fonctionnelles ainsi que les parties redondantes (ou parties de rechange) de la mémoire contiendront des défauts. Dans cette thèse des techniques d'auto réparation innovantes, pour les mémoires RAM, ont été élaborées. Afin d'évaluer l'efficacité de ces techniques de réparation, un outil d'injection de fautes basé sur de nouvelles approches, statistiques et/ou analytiques, a été développé. Pour mimer des distributions de fautes réalistes dans les mémoires, le modèle du Clustering (amas de fautes) a été adopté et intégré dans l'outil d'injection de fautes.

Le succès des intergiciels dans le cadre du développement de systèmes d'information ``généralistes'' comme les applications Web, encourage leur utilisation pour le développement d'autres applications plus spécifiques et plus exigentes en qualité de service , comme les applications temps réel ou même certaines applications critiques. Nous partons d'une architecture intergicielle dite schizophrène ayant des propriétés de généricité et de configuration. Cette architecture est renforcée pour supporter deux catégories de services pour la tolérance aux fautes et le consensus. La conservation des propriétés de l'architecture de base ainsi que le respect des contraintes posées par les applications critiques et sûres de fonctionnement sont les principaux objectifs de nos propositions. Les principes et les propriétés de l'architecture schizophrène sont détaillés. Ensuite, nous menons des études approfondies de la théorie de la tolérance aux fautes et du consensus ainsi que de la norme FT CORBA. Ces études nous permettent de généraliser les différents concepts et d'isoler les différentes abstractions utiles afin de proposer deux architectures pour un service de tolérance aux fautes compatible avec la norme FT CORBA et pour un service générique de consensus. Nous montrons que la conception de ces services maximise leur configurabilité. Après les propositions d'architectures, nous décrivons la réalisation effective de ces deux services. Nous nous basons sur PolyORB, un integriciel développé à l'ENST. Des scénarios de test et des mesures de performances complètent notre étude et valident nos propositions.

La tesis aborda el análisis transitorio de modelos Markovianos de sistemas tolerantes a fallos con reparación diferida. Se consideran dos medidas definidas sobre cadenas de Markov a tiempo continuo con tasas de recompensa asociadas a los estados: la tasa de recompensa esperada en el instante t y la tasa media de recompensa esperada en el intervalo de tiempo [0, t]. Casos particulares importantes de esas dos medidas son la no-fiabilidad, la disponibilidad en el instante t y la disponibilidad de intervalo esperada. La tesis desarrolla un método numérico para el cálculo de ambas medidas con error arbitrariamente pequeño, denominado aleatorización regenerativa partida. Una ventaja importante del método es su estabilidad numérica. También se desarrolla un método numéricamente estable, la aleatorización regenerativa partida acotante, para el cálculo de cotas para un caso particular de la la tasa de recompensa esperada en el instante t que incluye la no-fiabilidad y cotas para ella. El coste computacional de los métodos es comparado con el de otros métodos basados en la aleatorización. La aleatorización regenerativa partida puede ser mucho menos costosa que los demás métodos para t grande y, cuando la relación entre la máxima y la mínima tasa de salida desde los estados con reparación no es muy elevada, permite el análisis en tiempos de CPU razonables de cadenas de Markov con muchos estados. La aleatorización regenerativa partida acotante tiene un coste computacional relativo muy bajo y proporciona cotas ajustadas, permitiendo el análisis en tiempos de CPU razonables de cadenas de Markov con muchísimos estados. En combinación con técnicas de acotación, los métodos desarrollados permiten el análisis numérico en tiempos de CPU razonables de modelos Markovianos de sistemas tolerantes a fallos con reparación diferida con un número muy elevado de componentes.

Thèse de doctorat : Informatique : Paris 12 : 2007. / Titre provenant de l'écran-titre. Pagination : XIV-129 p. Bibliogr. p. 119-127.

Reproduction de : Thèse doct. : Informatique : Reims : 2006. / Titre provenant de l'écran titre. Bibliogr. f. 121-128.

Habilitation à diriger des recherches : Informatique : Rennes 1 : 1998. / Bibliogr. p.75-83.

La robustesse est un attribut spécifique de la fiabilité qui caractérise la réaction d’un système aux fautes externes. Par conséquent, le test de robustesse consiste à tester un système en présence de fautes ou dans des conditions environnementales stressantes afin d’étudier son comportement lorsqu’il évolue dans un environnement hostile. Le test de robustesse peut être soit empirique ou formel. Les méthodes d’injection de fautes sont très communément utilisées pour évaluer le degré de robustesse d’un système. Cependant, elles ne se basent sur aucun oracle de test pour valider leurs résultats. D’autre part, les méthodes formelles de test de robustesse formalisent et la génération de fautes et le processus d’analyse. Elles présentent cependant quelques limitations par rapport aux types de fautes considérées qui dépendent fortement du modèle fonctionnel du système testé. Le travail que nous présentons dans cette thèse, consiste en un ensemble de propositions qui ont pour objectif de répondre aux défis auxquels font face les approches de test de robustesse existantes. D’abord, nous proposons une approche formelle pour la spécification et la vérification du processus d’injection de fautes. Cette approche consiste à formaliser les fautes injectées par un ensemble de triplet de Hoare et ensuite d’utiliser cette spécification pour vérifier la bonne exécution des campagnes d’injections. Notre seconde contribution concerne la spécification et la vérification des propriétés de robustesse. Nous proposons de formaliser les propriétés de robustesse en utilisant une extension de la logique temporelle linéaire qui permet la spécification de contraintes temps réel (XCTL) et nous proposons un algorithme de test passif qui permet de tester la satisfiabilité de ce type de contraintes sur des traces d’exécution finies. Nous contribuons aussi par une nouvelle approche de test de robustesse. Nous proposons une approche hybride basée sur l’injection de fautes et le test passif. L’injection de fautes est utilisée pour créer des conditions environnementales stressantes, et le test passif permet de vérifier la satisfiabilité des propriétés de robustesse sur les traces d’exécution collectées. Les fautes injectées ainsi que les propriétés de robustesse sont formellement spécifiées. Nous utilisons la logique de Hoare pour la spécification des fautes et la logique XCTL pour la formalisation des propriétés de robustesse. Ce qui nous permet de vérifier à la fois le processus d’injection et les exigences de robustesse en appliquant les approches de test passives proposées dans nos contributions précédentes. Finalement, nous proposons une plateforme de modélisation et de vérification de la robustesse des services Web. Cette plateforme est en réalité une instanciation de notre approche de test de robustesse, adaptée aux services Web. Le choix des services Web est motivé par l’émergence de cette technologie qui tend progressivement à s’imposer comme un standard du paradigme de communication programme-à-programme. Ils fournissent aussi un excellent exemple de systèmes hétérogènes fortement distribués. / Robustness is a specialized dependability attribute, characterizing a system reaction with respect to external faults. Accordingly, robustness testing involves testing a system in the presence of faults or stressful environmental conditions to study its behavior when facing abnormal conditions. Testing system robustness can be done either empirically or formally. Fault injection techniques are very suitable for assessing the robustness degree of the tested system. They do not rely however, on formal test oracles for validating their test. On the other hand, existing formal approaches for robustness testing formalize both the fault generation and the result analysis process. They have however some limitations regarding the type of the handled faults as well as the kind of systems on which they can be applied. The work presented in this thesis manuscript aims at addressing some of the issues of the existing robustness testing methods. First, we propose a formal approach for the specification and the verification of the fault injection process. This approach consists in formalizing the injected faults as a set of Hoare triples and then, verifying the good execution of the injection campaigns, based on a passive testing algorithm that checks the fault specification against a collected injection trace. Our second contribution focuses on providing a test oracle for verifying real time constraints. We propose a passive testing algorithm to check real time requirements, specified as a set of XCTL (eXplicit Clock Temporal Logic) formulas, on collected execution traces. Then, we propose a new robustness testing approach. It is a complementary approach that combines fault injection and passive testing for testing system robustness. The injected faults are specified as a set of Hoare triples and verified against the injection trace to validate the injection process. The robustness requirements are formalized as a set of XCTL formulas and are verified on collected execution traces. This approach allows one to inject a wide range of faults and can be used to test both simple and distributed systems. Finally, we propose an instantiation of our robustness testing approach for Web services. We chose Web services technology because it supports widely distributed and heterogeneous systems. It is therefore, a very good application example to show the efficiency of our approach.

Recherche visant à proposer une grille de classement des erreurs orthographiques utilisable pour la correction de tout texte de français écrit, Analyse de quatre typologies existantes et de leurs -fondements théoriques. Critères d’évaluation: 1) vérifier l’adéquation linguistique; 2) voir l’applicabilité réelle du point de vue pédagogique. Résultats de l’analyse. Les typologies présentées par Jean Guion et Georges Farid ont été rejetées, car elles ne répondaient pas au premier critère. Dans les deux cas, la description préconisée du code orthographique s’est révélée inadéquate. Par conséquent, les classements proposés étaient inappropriés vu la confusion entre les diverses composantes linguistiques. Les typologies présentées par l’équipe Bartout, Brunelle et Piacere d’une part, et par Nina Catach d’autre part, ont été retenues après quelques modifications dans la mesure où elles respectaient les deux critères d’évaluation. Les deux grilles proposées visent uniquement le classement des erreurs orthographiques; sont donc exclus les problèmes de calligraphie, de ponctuation, de syntaxe et de cohérence sémantique. / Québec Université Laval, Bibliothèque 2015

Les progrès dans les technologies à base de semi-conducteurs et la demande croissante de puissance de calcul poussent vers une intégration dans une même puce de plus en plus de processeurs intégrés. Par conséquent les réseaux sur puce remplacent progressivement les bus de communication, ceux-ci offrant plus de débit et permettant une mise à l'échelle simplifiée. Parallèlement, la réduction de la finesse de gravure entraine une augmentation de la sensibilité des circuits au processus de fabrication et à son environnement d'utilisation. Les défauts de fabrication et le taux de défaillances pendant la durée de vie du circuit augmentent lorsque l'on passe d'une technologie à une autre. Intégrer des techniques de tolérance aux fautes dans un circuit devient indispensable, en particulier pour les circuits évoluant dans un environnement très sensible (aérospatial, automobile, santé, ...). Nous présentons dans ce travail de thèse, des techniques permettant d'améliorer la tolérance aux fautes des micro-réseaux intégrés dans des circuits évoluant dans un environnement difficile. Le NoC doit ainsi être capable de s'affranchir de la présence de nombreuses fautes. Les travaux publiés jusqu'ici proposaient des solutions pour un seul type de faute. En considérant les contraintes de surface et de consommation du domaine de l'embarqué, nous avons proposé un algorithme de routage adaptatif tolérant à la fois les fautes intermittentes, transitoires et permanentes. En combinant et adaptant des techniques existantes de retransmission de flits, de fragmentation et de regroupement de paquet, notre approche permet de s'affranchir de nombreuses fautes statiques et dynamiques. Les très nombreuses simulations réalisées ont permis de montrer entre autre que, l'algorithme proposé permet d'atteindre un taux de livraison de paquets de 97,68% pour un NoC 16x16 en maille 2D en présence de 384 liens défectueux simultanés, et 93,40% lorsque 103 routeurs sont défaillants. Nous avons étendu l'algorithme aux topologies de type tore avec des résultats bien meilleurs.Une autre originalité de cette thèse est que nous avons inclus dans cet algorithme une fonction de gestion de la congestion. Pour cela nous avons défini une nouvelle métrique de mesure de la congestion (Flit Remain) plus pertinente que les métriques utilisées et publiées jusqu'ici. Les expériences ont montré que l'utilisation de cette métrique permet de réduire la latence (au niveau du pic de saturation) de 2,5 % à 16,1 %, selon le type de trafic généré, par rapport à la plus efficace des métriques existante. La combinaison du routage adaptatif tolérant les fautes statiques et dynamiques et la gestion de la congestion offrent une solution qui permet d'avoir un NoC et par extension un circuit beaucoup plus résilient. / The quest for higher-performance and low-power consumption has driven the microelectronics' industry race towards aggressive technology scaling and multicore chip designs. In this many-core era, the Network-on-chip (NoCs) becomes the most promising solution for on-chip communication because of its performance scaling with the number of IPs integrated in the chip.Fault tolerance becomes mandatory as the CMOS technology continues shrinking down. The yield and the reliability are more and more affected by factors such as manufacturing defects, process variations, environment variations, cosmic radiations, and so on. As a result, the designs should be able to provide full functionality (e.g. critical systems), or at least allow degraded mode in a context of high failure rates. To accomplish this, the systems should be able to adapt to manufacturing and runtime failures.In this thesis, some techniques are proposed to improve the fault tolerance ability of NoC based circuits working in harsh environments. As previous works allow the handling of one type of fault at a time, we propose here a solution where different kinds of faults can be tolerated concurrently.Considering constraints such as area and power consumption, a fault tolerant adaptive routing algorithm was proposed, which can cope with transient, intermittent and permanent faults. Combined with some existing techniques, like flit retransmission and packet fragmentation, this approach allows tolerating numerous static and dynamic faults. Simulations results show that the proposed solution allows a high packet delivery success rate: for a 16x16 2D Mesh NoC, 97.68% in the presence of 384 simultaneous link faults, and 93.40% with the presence of 103 simultaneous router faults. This success rate is even higher when this algorithm is extended to NoCs with Tore topology. Another contribution of this thesis is the inclusion of a congestion management function in the proposed routing algorithm. For this purpose, we introduce a novel metric of congestion measurement named Flit Remain. The experimental results show that using this new congestion metric allows a reduction of the average latency of the Network on Chip from 2.5% to 16.1% when compared to the existing metrics.The combination of static and dynamic fault tolerant and adaptive routing and the congestion management offers a solution, which allows designing a NoC highly resilient.

Cette thèse s'intéresse à la sécurité des programmes embarqués face aux attaques par injection de fautes. La prolifération des composants embarqués et la simplicité de mise en œuvre des attaques rendent impérieuse l'élaboration de contre-mesures.Un modèle de fautes par l'expérimentation basé sur des attaques par impulsion électromagnétique a été élaboré. Les résultats expérimentaux ont montré que les fautes réalisées étaient dues à la corruption des transferts sur les bus entre la mémoire Flash et le pipeline du processeur. Ces fautes permettent de réaliser des remplacements ou des saut d'instructions ainsi que des modifications de données chargées depuis la mémoire Flash. Le remplacement d'une instruction par une autre bien spécifique est très difficile à contrôler ; par contre, le saut d'une instruction ciblée a été observé fréquemment, est plus facilement réalisable, et permet de nombreuses attaques simples. Une contre-mesure empêchant ces attaques par saut d'instruction, en remplaçant chaque instruction par une séquence d'instructions, a été construite et vérifiée formellement à l'aide d'outils de model-checking. Cette contre-mesure ne protège cependant pas les chargements de données depuis la mémoire Flash. Elle peut néanmoins être combinée avec une autre contre-mesure au niveau assembleur qui réalise une détection de fautes. Plusieurs expérimentations de ces contre-mesures ont été réalisées, sur des instructions isolées et sur des codes complexes issus d'une implémentation de FreeRTOS. La contre-mesure proposée se révèle être un très bon complément pour cette contre-mesure de détection et permet d'en corriger certains défauts. / This thesis focuses on the security of embedded programs against fault injection attacks. Due to the spreadings of embedded systems in our common life, development of countermeasures is important.First, a fault model based on practical experiments with a pulsed electromagnetic fault injection technique has been built. The experimental results show that the injected faults were due to the corruption of the bus transfers between the Flash memory and the processor’s pipeline. Such faults enable to perform instruction replacements, instruction skips or to corrupt some data transfers from the Flash memory.Although replacing an instruction with another very specific one is very difficult to control, skipping an instruction seems much easier to perform in practice and has been observed very frequently. Furthermore many simple attacks can carried out with an instruction skip. A countermeasure that prevents such instruction skip attacks has been designed and formally verified with model-checking tool. The countermeasure replaces each instruction by a sequence of instructions. However, this countermeasure does not protect the data loads from the Flash memory. To do this, it can be combined with another assembly-level countermeasure that performs a fault detection. A first experimental test of these two countermeasures has been achieved, both on isolated instructions and complex codes from a FreeRTOS implementation. The proposed countermeasure appears to be a good complement for this detection countermeasure and allows to correct some of its flaws.