Les travaux effectués au cours de cette thèse visent à développer des structures de protections contre les décharges électrostatiques (ESD) adaptées aux Entrées/Sorties hautes tensions (40V100V) dans le cadre d'applications automobiles et Ethernet. Pour satisfaire ce type de spécification, caractérisé par une fenêtre de conception ESD étroite, la protection doit présenter une caractéristique électrique à faible repliement, ou sans repliement, une tension de fonctionnement élevée et une résistance à l'état passant (RON) faible. De plus, la robustesse ESD requise est d'au moins 2kV HBM (Human Body Model) et peut atteindre 8kV. Le transistor bipolaire autopolarisé a été retenu comme composant de base des protections développées, en raison de ses bonnes propriétés en termes de robustesse et de RON. Dans un premier temps, nous avons mené une étude théorique approfondie dans l'optique de déterminer les paramètres contrôlant son déclenchement et son comportement à l'état passant, sous l'effet des fortes densités de courant et des températures élevées induites par les ESD. En particulier, un nouveau modèle a été établi lorsque la diminution du rapport d'injection en forte injection conduit à de très faibles valeurs. Des règles de dessin adaptées aux spécifications visées ont ainsi pu être définies. Dans ce travail, nous proposons différentes solutions permettant de répondre aux exigences de protection des Entrées/Sorties hautes tensions. Ainsi, quatre types de protections innovantes ont été développés : des transistors bipolaires PNP dont le RON est optimisé, des structures couplant un transistor PNP latéral avec une diode verticale, un transistor NPN dont le gain est fortement dégradé afin d'augmenter la tension de fonctionnement et des transistors NPN avec une région flottante dans la base ou dans le collecteur. Dans chaque cas, en s'appuyant sur l'analyse des mécanismes physiques à l'aide de la simulation physique 2D, nous avons défini les stratégies d'optimisation appr opriées. Les résultats obtenus permettent de diviser par deux la surface des protections par rapport à la solution classique de mise en série de plusieurs protections basses tensions.

Cette thèse de doctorat s’inscrit dans la thématique de la fiabilité des circuits intégrés dans l’industrie de la microélectronique. Un circuit intégré peut être exposé à des agresseurs électriques potentiellement dangereux pendant toute sa durée de vie. Idéalement, les circuits devraient pouvoir encaisser ces excès d’énergie sans perdre leur fonctionnalité. En réalité, des défaillances peuvent être observées lors de tests de qualification ou en application finale. Il est donc dans l’intérêt des fabricants de réduire ces défaillances. Actuellement, il existe des circuits de protection sur puce conçus pour dévier l’énergie de ces agresseurs à l’écart des composants fragiles. Le terme anglophone Electrical Overstress (EOS) englobe tous les agresseurs électriques qui dépassent une limite au-delà de laquelle les composants peuvent être détruits. La définition de ce terme est traitée en détail dans la thèse. L’objectif de cette thèse est de comprendre le statut du sujet des EOS dans l’industrie. On propose ensuite une nouvelle méthodologie de caractérisation de circuits pour quantifier leur robustesse face à des formes d’onde représentatives présélectionnées. On propose également des solutions de circuits de protection sur puce que ce soit au niveau de nouveaux composants actifs ou au niveau de la conception des circuits électroniques de protection. Par exemple on propose un nouveau composant basé sur le thyristor qui a la capacité de s’éteindre même si la tension d’alimentation est présente sur l’anode. Une autre proposition est de désactiver les circuits de protection face aux décharges électrostatiques lorsque les puces sont dans un environnement où l’on est sur ou ces agresseurs ne présentent plus de danger. Finalement, des perspectives du travail de thèse sont citées. / This Ph.D. thesis concerns reliability issues in the microelectronics industry for the most advanced technology nodes. In particular, the Electrical OverStress (EOS) issue is studied. Reducing EOS failures in Integrated Circuits (ICs) is becoming more and more important. However, the EOS topic is very complex and involves many different causes, viewpoints, definitions and approaches. In this context, a complete analysis of the current status of the EOS issue is carried out. Then, the Ph.D. objectives can be defined in a clear way. In particular, robustness increase of on-chip protection structures and IC characterization against EOS-like aggressors are two of the main goals. In order to understand and quantify the behavior of ICs against these aggressors, a dedicated EOS test bench is put in place along with the definition of a characterization methodology. A full characterization and comparison is performed on two different Electro- Static Discharge (ESD) power supply clamps. After identifying the potential weaknesses of the promising Silicon-Controlled Rectifier (SCR) device, a new SCR-based device with a turn-off capability is proposed and studied thanks to 3-D Technology Computer-Aided Design (TCAD)simulation. Triggering and turn-off behaviors are studied, as well as its optimization. Finally, three different approaches are proposed for improving the robustness of the IC onchip protection circuits. They are characterized thanks to the EOS test bench which allows identifying their assets as well as their points of improvement.