The protection system plays an important role in the power system to detect the fault, isolate the faulted zone from the unaulted zone and restore the power supply to the healthy part. In order to validate the developed protection system, hardware in the loop (HIL) tests have been performed on several power system test cases using commercial overcurrent and distance relays from two vendors and a Real Time Digital Simulator (RTDS). Two-bus and eight-bus terrestrial power systems (TPS) as well as a 4-bus shipboard power system (SPS) are developed in RSCAD and used as power system test cases. The simulation results of the HIL tests provides the background to design the software overcurrent relay model, which should have the same functionality as that of the hardware commercial overcurrent relay. The test case power system with the developed software overcurrent relay model is simulated on RTDS for the same fault conditions in the software in the loop (SIL) test. The comparison of the HIL and SIL simulation results was used to validate the software overcurrent relay model. This research work is further extended to implement more complex operations like multiple relay operation and relay coordination using the developed overcurrent relay model. The first step is to conduct the multiple relay operation and relay coordination tests on the SPS and TPS using multiple commercial hardware overcurrent relays. The second step is to modify the RSCAD software overcurrent relay model by adding more functionality to produce the matching results as obtained in the first step for the same test cases under similar fault scenarios. In addition to modeling overcurrent relay, a differential relay was also modeled using LabVIEW. The relay model was tested for different types of fault conditions.

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To evaluate the performance of a hardware design, it is necessary to select the met- rics of interest. Several metrics can be chosen, but in general three of them are considered basic: area, latency, and power. From these, other metrics of practical interest such as throughput and energy consumption can be obtained. These metrics relate to one another by creating trade-offs that designers need to know to execute the best design decisions. Some works address optimized hardware design for improving one of these metrics. In other works, optimizations are made for two of them. Others analyze the trade-off between two of these metrics. However, the literature lacks of works that analyze the behavior of three metrics together. In this work, we intend to contribute to bridge this gap, proposing a method that allow analyzing trade-offs among area, power, and throughput. To verify the proposed method, the permutation function of crypto- graphic sponge BlaMka was chosen as a case study. No hardware implementation has been found for this algorithm yet. Therefore, an additional contribution is to provide its first hardware design. Combinational and sequential circuits were designed and synthesized for ASIC and FPGA. With the synthesis results, a detailed performance analysis was performed for each platform, starting from a one-dimensional analysis, going through a two-dimensional analysis, and culminating in a three-dimensional analysis. Two techniques were presented for such analysis, namely projections approach and planes approach. Although there is room for improvement, the proposed method is a initial step showing that, in fact, a trade-off between three metrics can be analyzed, and that it is also possible to find balanced performance points. From the two approaches presented, it was possible to derive a criterion to select optimizations when we have restrictions, such as a desired throughput range or a maximum physical size, and when we do not have restrictions, in which case we can choose the optimization with the most balanced performance. / Para avaliar o desempenho de um projeto de hardware, é necessário selecionar as métricas de interesse. Várias métricas podem ser escolhidas, mas em geral três delas são consideradas básicas: área, latência e potência. A partir delas, podem ser obtidas outras métricas de interesse prático, tais como vazão e consumo de energia. Essas métricas relacionam-se entre si, criando trade-offs que os projetistas precisam conhecer para executar as melhores decisões de projeto. Alguns trabalhos abordam o projeto de hardware otimizado para melhorar uma dessas métricas. Em outros trabalhos, as otimizações são feitas para duas delas, mas sem analisar como uma terceira métrica se relaciona com as demais. Outros analisam o trade-off entre duas dessas métricas. Entretanto, a literatura carece de trabalhos que analisem o comportamento de três métricas em conjunto. Neste trabalho, pretendemos contribuir para preencher essa lacuna, propondo um método que permita a análise de trade-offs entre área, potência e vazão. Para verificar o método proposto, foi escolhida a função de permutação da esponja criptográfica BlaMka como estudo de caso. Até o momento, nenhuma implementação em hardware foi encontrada para esse algoritmo. Dessa forma, uma contribuição adicional é apresentar seu primeiro projeto de hardware. Circuitos combinacionais e sequenciais foram projetados e sintetizados para ASIC e FPGA. Com os resultados de síntese, foi realizada uma análise de desempenho detalhada para cada plataforma, a partir de uma análise unidimensional, passando por uma análise bidimensional e culminando em uma análise tridimensional. Duas técnicas foram apresentadas para tal análise tridimensional, chamadas abordagem das projeções e abordagem dos planos. Embora passível de melhorias, o método apresentado é um passo inicial mostrando que, de fato, um trade-off entre três métricas pode ser analisado, e que também é possível encontrar pontos de desempenho balanceado. A partir das duas abordagens, foi possível derivar um critério para selecionar otimizações quando há restrições, como um faixa de vazão desejada ou um tamanho físico máximo, e quando não há restrições, caso em que é possível escolher a otimização com o desempenho mais balanceado.

Este trabalho apresenta um projeto e implementação de um sensor virtual (soft sensor) "embedded", ou seja, um módulo de hardware genérico e autônomo, o qual pode ser utilizado em diversos processos complexos, nos quais uma determinada variável de interesse não possa ser diretamente medida por sensores convencionais. O hardware é baseado em um processador digital de sinais da família TMS320, com a adição de circuitos de instrumentação, como interface de entrada e saída em padrões industriais (0..10V, 4..20mA), conversores A/D e D/A, entre outros. A implementação do sensor virtual em hardware foi constituída basicamente de três etapas. A primeira consistiu no treinamento do modelo, realizado off-line, utilizando um microcomputador PC e o software Matlab. Neste trabalho, o modelo nebuloso obtido possui uma estrutura do tipo Takagi-Sugeno e os antecedentes são definidos com base no algoritmo de clusterização FCM. Em uma segunda etapa, o modelo de sensor obtido foi validado no PC, comparando-se sua saída com a do sensor "real". Finalmente, a terceira etapa consistiu em traduzir e implementar o modelo no formato do processador digital de sinais. O firmware contém então o modelo obtido e opera on-line, estimando a variável desejada a partir de outra(s) variável(eis) disponível(eis). Os testes foram realizados empregando-se uma planta simulada de neutralização de pH. / This work presents a design and implementation of an embedded soft sensor, i. e., a generic and autonomous hardware module, which can be used in many complex plants, wherein a certain variable can not be measured directly by convencional sensors. The hardware is based on a digital signal processor of TMS320 family, with the addition of instrumentation circuits, like industrial standard i/o interface (0..10V, 4..20mA), A/D and D/A converters, among other ones. The implementation of the embedded soft sensor basically consisted of three steps. The first one was the model training, done off-line, using a PC microcomputer and Matlab software. In this work, the obtained fuzzy model has a Takagi-Sugeno structure and the antecedents are defined based on the FCM clustering algorithm. In a second step, the obtained sensor model was validated in PC environment, comparing its output with the "real" sensor output. Finally, the third step consisted of translating and implementing the model to the digital signal processor format. The firmware so contains the obtained model and runs on-line, estimating the target variable from other available ones. The tests have been performed using a simulated pH neutralization plant.

Conhecido pelo seu alto custo computacional e grande qualidade das imagens sintetizadas, o traçado de raios vem sendo mais recentemente explorado pela comunidade científica em pesquisas por uma taxa de quadro interativa e constante. Almejando um novo modo de aceleração do traçado de raios, uma nova abordagem denominada traçado de raios assistido pela unidade de processamento gráfico é apresentada neste trabalho. Seu objetivo é dar base à formulação de algoritmos que façam um uso melhor dos recursos disponíveis nas placas de vídeo frequentemente encontradas nos computadores convencionais atuais. Com base nesta abordagem, várias contribuições são propostas nesta dissertação. Além de apresentar conceitos básicos de traçado de raios e uma revisão literária de seus tópicos mais importantes, este trabalho também explica e exemplifica alguns algoritmos clássicos de traçado de raios que serão utilizados como base para outros algoritmos aqui apresentados. Como principal contribuição é proposto e implementado um algoritmo, que calcula os pontos iniciais de varredura de subdivisões espaciais do traçado de raios primários de mapas de alturas a partir de um distance-buffer (mapa de distâncias) sintetizado pela unidade de processamento gráfico da placa de vídeo. Um segundo algoritmo é também proposto, onde um object-buffer (mapa de objetos) é sintetizado pela placa de vídeo para acelerar a varredura de estruturas de subdivisão espacial em cenas com primitivas genéricas do traçado de raios. Contribuições pontuais são realizadas neste trabalho no campo de síntese de mapas de alturas pela definição dos seguintes algoritmos: o algoritmo de reconstrução bilinear analítica, o algoritmo de interpolação biquadrátrica dupla, o algoritmo de predição por planos de altura inclinados e o algoritmo de mapeamento de nível de detalhe de reconstrução da superfície para o modelo de voxels. Uma breve discussão a respeito do futuro de algoritmos de traçado de raios assistido pela unidade de processamento gráfico e de sua implementação em aglomerados gráficos é apresentada no final deste trabalho, explorando novas possibilidades para a sua continuidade, desencadeando novas linhas de pesquisa correlacionadas. / Known by its high computational cost and by the high quality rendered imagens, ray tracing has been most recently explored by the scientific community in researches for interactive and constant frame rate. Aiming for a new way for optimizing ray tracing, a new approach called GPU-assisted ray tracing is defined in this work. Its objective is to be a first step in the formulation of ray tracing algorithms that take better advantage of graphics processing units commonly found in personal computers nowadays. Based on this approach, several contributions are proposed in this work. Besides presenting the basic concepts for ray tracing and a literature review of the most relevant topics, this work also explains and exemplifies some classical algorithms that are used as a base for the new algorithms here presented. As main contribution, we propose and implement an algorithm that calculates the initial points for traversing spatial subdivision structures, for tracing primary rays in height maps from a distance-buffer rendered by the video card. A second algorithm is proposed as well, where an object-buffer is rendered by the video card to accelerate the traversal of rays in spatial subdivision structures for scenes with generic primitives. Individual contributions are made, in this work, in rendering height maps by defining the following algorithms: the analytic bilinear reconstruction algorithm, the double bi-quadratic interpolation algorithm, the prediction by inclined height planes algorithm and the level of detail mapping for surface reconstruction in voxel-based models algorithm. A brief discussion about the future of GPU-assisted ray tracing algorithms and its implementation in graphical clusters is presented at the end of this work, exploiting new possibilities for its continuation and for related research topics.

Neste trabalho estudou-se diversas arquiteturas de dispositivos FPGAs presentes no mercado, visando a utilização desta tecnologia em arquiteturas de computação reconfigurável. Especificamente foram investigados recursos e técnicas de reconfigurabilidade dinâmica destes dispositivos. A possibilidade de reconfigurar dinamicamente o hardware cria diversas expectativas de superação das arquiteturas de computação tradicional. Surge o conceito de hardware virtual, assim como inúmeras dificuldades em utilizar efetivamente esta tecnologia. Outra característica promissora que a tecnologia FPGA oferece é a possibilidade de realizar upgrades remotos do hardware, sem a necessidade de substituição física de equipamentos ou parte deles. Em adicional, foi implementado um sistema multi-FPGAs com dispositivos reconfiguráveis individualmente de forma local ou remota. Este sistema poderá ser a base para uma arquitetura de computação reconfigurável, sendo ela dinâmica ou não. / In this work it was studied several architectures of FPGAs devices available in the market, seeking the use of this technology in architectures of reconfigurable computing. It was specifically researched resources and techniques of dynamic reconfiguration of these devices. The possibility of reconfigure the hardware dynamically creates countless expectations to overcome the architectures of traditional computing. The concept of virtual hardware emerges, as well as a lot of difficulties in using actually this technology. Another promising characteristic that the technology FPGA offers it is the possibility to accomplishing remote upgrades of the hardware, without the need of physical substitution of equipments or of parts of them. In addition, a system multi-FPGAs was implemented with individually reconfigurable devices in local or remote way. This system can be the base for an architecture of reconfigurable computing, being it dynamics or not.

Conhecido pelo seu alto custo computacional e grande qualidade das imagens sintetizadas, o traçado de raios vem sendo mais recentemente explorado pela comunidade científica em pesquisas por uma taxa de quadro interativa e constante. Almejando um novo modo de aceleração do traçado de raios, uma nova abordagem denominada traçado de raios assistido pela unidade de processamento gráfico é apresentada neste trabalho. Seu objetivo é dar base à formulação de algoritmos que façam um uso melhor dos recursos disponíveis nas placas de vídeo frequentemente encontradas nos computadores convencionais atuais. Com base nesta abordagem, várias contribuições são propostas nesta dissertação. Além de apresentar conceitos básicos de traçado de raios e uma revisão literária de seus tópicos mais importantes, este trabalho também explica e exemplifica alguns algoritmos clássicos de traçado de raios que serão utilizados como base para outros algoritmos aqui apresentados. Como principal contribuição é proposto e implementado um algoritmo, que calcula os pontos iniciais de varredura de subdivisões espaciais do traçado de raios primários de mapas de alturas a partir de um distance-buffer (mapa de distâncias) sintetizado pela unidade de processamento gráfico da placa de vídeo. Um segundo algoritmo é também proposto, onde um object-buffer (mapa de objetos) é sintetizado pela placa de vídeo para acelerar a varredura de estruturas de subdivisão espacial em cenas com primitivas genéricas do traçado de raios. Contribuições pontuais são realizadas neste trabalho no campo de síntese de mapas de alturas pela definição dos seguintes algoritmos: o algoritmo de reconstrução bilinear analítica, o algoritmo de interpolação biquadrátrica dupla, o algoritmo de predição por planos de altura inclinados e o algoritmo de mapeamento de nível de detalhe de reconstrução da superfície para o modelo de voxels. Uma breve discussão a respeito do futuro de algoritmos de traçado de raios assistido pela unidade de processamento gráfico e de sua implementação em aglomerados gráficos é apresentada no final deste trabalho, explorando novas possibilidades para a sua continuidade, desencadeando novas linhas de pesquisa correlacionadas. / Known by its high computational cost and by the high quality rendered imagens, ray tracing has been most recently explored by the scientific community in researches for interactive and constant frame rate. Aiming for a new way for optimizing ray tracing, a new approach called GPU-assisted ray tracing is defined in this work. Its objective is to be a first step in the formulation of ray tracing algorithms that take better advantage of graphics processing units commonly found in personal computers nowadays. Based on this approach, several contributions are proposed in this work. Besides presenting the basic concepts for ray tracing and a literature review of the most relevant topics, this work also explains and exemplifies some classical algorithms that are used as a base for the new algorithms here presented. As main contribution, we propose and implement an algorithm that calculates the initial points for traversing spatial subdivision structures, for tracing primary rays in height maps from a distance-buffer rendered by the video card. A second algorithm is proposed as well, where an object-buffer is rendered by the video card to accelerate the traversal of rays in spatial subdivision structures for scenes with generic primitives. Individual contributions are made, in this work, in rendering height maps by defining the following algorithms: the analytic bilinear reconstruction algorithm, the double bi-quadratic interpolation algorithm, the prediction by inclined height planes algorithm and the level of detail mapping for surface reconstruction in voxel-based models algorithm. A brief discussion about the future of GPU-assisted ray tracing algorithms and its implementation in graphical clusters is presented at the end of this work, exploiting new possibilities for its continuation and for related research topics.

To evaluate the performance of a hardware design, it is necessary to select the met- rics of interest. Several metrics can be chosen, but in general three of them are considered basic: area, latency, and power. From these, other metrics of practical interest such as throughput and energy consumption can be obtained. These metrics relate to one another by creating trade-offs that designers need to know to execute the best design decisions. Some works address optimized hardware design for improving one of these metrics. In other works, optimizations are made for two of them. Others analyze the trade-off between two of these metrics. However, the literature lacks of works that analyze the behavior of three metrics together. In this work, we intend to contribute to bridge this gap, proposing a method that allow analyzing trade-offs among area, power, and throughput. To verify the proposed method, the permutation function of crypto- graphic sponge BlaMka was chosen as a case study. No hardware implementation has been found for this algorithm yet. Therefore, an additional contribution is to provide its first hardware design. Combinational and sequential circuits were designed and synthesized for ASIC and FPGA. With the synthesis results, a detailed performance analysis was performed for each platform, starting from a one-dimensional analysis, going through a two-dimensional analysis, and culminating in a three-dimensional analysis. Two techniques were presented for such analysis, namely projections approach and planes approach. Although there is room for improvement, the proposed method is a initial step showing that, in fact, a trade-off between three metrics can be analyzed, and that it is also possible to find balanced performance points. From the two approaches presented, it was possible to derive a criterion to select optimizations when we have restrictions, such as a desired throughput range or a maximum physical size, and when we do not have restrictions, in which case we can choose the optimization with the most balanced performance. / Para avaliar o desempenho de um projeto de hardware, é necessário selecionar as métricas de interesse. Várias métricas podem ser escolhidas, mas em geral três delas são consideradas básicas: área, latência e potência. A partir delas, podem ser obtidas outras métricas de interesse prático, tais como vazão e consumo de energia. Essas métricas relacionam-se entre si, criando trade-offs que os projetistas precisam conhecer para executar as melhores decisões de projeto. Alguns trabalhos abordam o projeto de hardware otimizado para melhorar uma dessas métricas. Em outros trabalhos, as otimizações são feitas para duas delas, mas sem analisar como uma terceira métrica se relaciona com as demais. Outros analisam o trade-off entre duas dessas métricas. Entretanto, a literatura carece de trabalhos que analisem o comportamento de três métricas em conjunto. Neste trabalho, pretendemos contribuir para preencher essa lacuna, propondo um método que permita a análise de trade-offs entre área, potência e vazão. Para verificar o método proposto, foi escolhida a função de permutação da esponja criptográfica BlaMka como estudo de caso. Até o momento, nenhuma implementação em hardware foi encontrada para esse algoritmo. Dessa forma, uma contribuição adicional é apresentar seu primeiro projeto de hardware. Circuitos combinacionais e sequenciais foram projetados e sintetizados para ASIC e FPGA. Com os resultados de síntese, foi realizada uma análise de desempenho detalhada para cada plataforma, a partir de uma análise unidimensional, passando por uma análise bidimensional e culminando em uma análise tridimensional. Duas técnicas foram apresentadas para tal análise tridimensional, chamadas abordagem das projeções e abordagem dos planos. Embora passível de melhorias, o método apresentado é um passo inicial mostrando que, de fato, um trade-off entre três métricas pode ser analisado, e que também é possível encontrar pontos de desempenho balanceado. A partir das duas abordagens, foi possível derivar um critério para selecionar otimizações quando há restrições, como um faixa de vazão desejada ou um tamanho físico máximo, e quando não há restrições, caso em que é possível escolher a otimização com o desempenho mais balanceado.

We propose in this paper an algebraic approach to hard-ware/software partitioning in Verilog Hardware Description Language (HDL). We explore a collection of algebraic laws for Verilog programs, from which we design a set of syntax-based algebraic rules to conduct hardware/software partitioning. The co-specification language and the target hardware and software description languages are specific subsets of Verilog. Through this, we confirm successful verification for the correctness of the partitioning process by an algebra of Verilog. Facilitated by Verilog’s rich features, we have also successfully studied hw/sw partitioning for environment-driven systems. / Singapore-MIT Alliance (SMA)