Orientador: José Raimundo de Oliveira / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-23T02:36:38Z (GMT). No. of bitstreams: 1 Santos_MiltonFelipeSouza_M.pdf: 3219713 bytes, checksum: c54c1e303b8b3f5087f884140423e2a6 (MD5) Previous issue date: 2013 / Resumo: Este trabalho analisa as possibilidades de arquiteturas de hardware buscando encontrar uma plataforma de desenvolvimento escalável e possível de se adaptar a diferentes estruturas mecânicas de veículos móveis. Esta plataforma deve ainda ter sensores suficientes para permitir comportamentos autônomos ao veículo. Para isto, de forma a entender melhor o conceito de autonomia, primeiramente foram analisadas as capacidades mentais humanas. Das capacidades estudadas foram escolhidas as capacidades de sensação, percepção, orientação e cognição como capacidades relacionadas ao hardware quando implantadas em veículos móveis artificialmente. Em seguida cada uma destas quatro capacidades mentais foi analisada a fundo buscando métodos e sistemas para solucionar estes problemas. Foram analisadas também as possibilidades de topologias em rede de forma a conectar os módulos individuais e propostos critérios de escolha dos módulos e topologias do sistema. Após todas estas análises exaustivas, onde somente as partes mais importantes foram incluídas neste trabalho, foi escolhida a topologia de barramento serial com arbitração em hardware para permitir modularidade, escalabilidade e confiabilidade. Como barramento elétrico foi escolhido o barramento CAN (Controller Area Network) que juntamente com diversos módulos especificados neste trabalho resultam na plataforma que foi chamada "Sistema Autônomo Completo". Com base neste sistema, foram propostos como resultados duas simplificações: uma baseada em veículos que operam no solo (bidimensional) e outra para veículos que operam em ambientes tridimensionais como o ar ou a água. Buscando um enfoque educacional foi proposta uma sequência de implantação do sistema autônomo completo e alguns estudos de casos estão apresentados. Com este trabalho foi possível estruturar e criar uma sequência de desenvolvimento de um veículo móvel robótico em fases que podem ser facilmente seguidas por escolas ou empresas / Abstract: This work analyzes hardware architectures of embedded systems, searching for a development platform of mobile robots. This platform must be scalable and easily adaptable to several types of mechanical designs of mobile vehicles. And it must have enough sensors in order to reach autonomous performance. For better understanding concepts of autonomy, the human brain capacities were studied. From the studied capacities, sensation, perception, representation and orientation were chosen. These four capacities were chosen as related with hardware implementations if artificially designed for mobile vehicles. Network topologies for connecting modules of independent methods for the artificial brain capabilities mentioned were also analyzed. For choosing the best proposal, some criteria were defined for the modules and system topologies. After this analysis, where only the most important parts were included, a topology was chosen. The chosen topology is the serial bus with hardware arbitration. The chosen electrical bus was the CANbus, which together with the other modules specified in this work resulted in the platform called "Full Autonomous Vehicle". Based on this system platform, simplifications were proposed: one focused on vehicles with two-dimensional movements, and other focused on vehicles with three-dimensional movements. Searching for an educational point-of-view, an implementation sequence was proposed for the full autonomous vehicle and some cases were studied. With this work was possible to organize and create a development sequence of a robotic mobile vehicle divided by phases. These phases can be easily followed by schools and companies / Mestrado / Automação / Mestre em Engenharia Elétrica

Dans le contexte de la vision par ordinateur, le choix d’une architecture de calcul est devenu de plus en plus complexe pour un spécialiste du traitement d’images. Le nombre d’architectures permettant de résoudre des algorithmes de traitement d’images augmente d’année en année. Ces algorithmes s’intègrent dans des cadres eux-mêmes de plus en plus complexes répondant à de multiples contraintes, que ce soit en terme de capacité de calculs, mais aussi en terme de consommation ou d’encombrement. A ces contraintes s’ajoute le nombre grandissant de types d’architectures de calculs pouvant répondre aux besoins d’une application (CPU, GPU, FPGA). L’enjeu principal de l’étude est la prédiction de la performance d’un système, cette prédiction pouvant être réalisée en phase amont d’un projet de développement dans le domaine de la vision. Dans un cadre de développement, industriel ou de recherche, l’impact en termes de réduction des coûts de développement, est d’autant plus important que le choix de l’architecture de calcul est réalisé tôt. De nombreux outils et méthodes d’évaluation de la performance ont été développés mais ceux-ci, se concentrent rarement sur un domaine précis et ne permettent pas d’évaluer la performance sans une étude complète du code ou sans la réalisation de tests sur l’architecture étudiée. Notre but étant de s’affranchir totalement de benchmark, nous nous sommes concentrés sur le domaine du traitement d’images pour pouvoir décomposer les algorithmes du domaine en éléments simples ici nommées briques élémentaires. Dans cette optique, un nouveau paradigme qui repose sur une décomposition de tout algorithme de traitement d’images en ces briques élémentaires a été conçu. Une méthode est proposée pour modéliser ces briques en fonction de paramètres software et hardwares. L’étude démontre que la décomposition en briques élémentaires est réalisable et que ces briques élémentaires peuvent être modélisées. Les premiers tests sur différentes architectures avec des données réelles et des algorithmes comme la convolution et les ondelettes ont permis de valider l'approche. Ce paradigme est un premier pas vers la réalisation d’un outil qui permettra de proposer des architectures pour le traitement d’images et d’aider à l’optimisation d’un programme dans ce domaine. / In computer vision, the choice of a computing architecture is becoming more difficult for image processing experts. Indeed, the number of architectures allowing the computation of image processing algorithms is increasing. Moreover, the number of computer vision applications constrained by computing capacity, power consumption and size is increasing. Furthermore, selecting an hardware architecture, as CPU, GPU or FPGA is also an important issue when considering computer vision applications.The main goal of this study is to predict the system performance in the beginning of a computer vision project. Indeed, for a manufacturer or even a researcher, selecting the computing architecture should be done as soon as possible to minimize the impact on development.A large variety of methods and tools has been developed to predict the performance of computing systems. However, they do not cover a specific area and they cannot predict the performance without analyzing the code or making some benchmarks on architectures. In this works, we specially focus on the prediction of the performance of computer vision algorithms without the need for benchmarking. This allows splitting the image processing algorithms in primitive blocks.In this context, a new paradigm based on splitting every image processing algorithms in primitive blocks has been developed. Furthermore, we propose a method to model the primitive blocks according to the software and hardware parameters. The decomposition in primitive blocks and their modeling was demonstrated to be possible. Herein, the performed experiences, on different architectures, with real data, using algorithms as convolution and wavelets validated the proposed paradigm. This approach is a first step towards the development of a tool allowing to help choosing hardware architecture and optimizing image processing algorithms.

京都大学 / 0048 / 新制・課程博士 / 博士(情報学) / 甲第21975号 / 情博第703号 / 新制||情||121(附属図書館) / 京都大学大学院情報学研究科通信情報システム専攻 / (主査)教授 佐藤 高史, 教授 小野寺 秀俊, 教授 岡部 寿男 / 学位規則第4条第1項該当 / Doctor of Informatics / Kyoto University / DFAM

This work deals with designing a library of processor models used in embedded systems. Processor architectures are described using the ISAC language. The ISAC language is one of several outcomes of the Lissom project that is taking place at the Faculty of Information Technology, BUT, Brno. The beginning of this work is aimed to provide the introduction to processor architectures used in today's embedded systems. Remaining sections are devoted to presentations of exemplary processor architectures and the description of their implementation. This work is finalized by concluding the gathered experience with emphasis on the suitability of the ISAC language for architecture description and the efficiency of its simulation.

京都大学 / 0048 / 新制・課程博士 / 博士(情報学) / 甲第19138号 / 情博第584号 / 新制||情||102(附属図書館) / 32089 / 京都大学大学院情報学研究科通信情報システム専攻 / (主査)教授 佐藤 高史, 教授 小野寺 秀俊, 教授 髙木 直史 / 学位規則第4条第1項該当 / Doctor of Informatics / Kyoto University / DFAM

L'objectif de cette thèse est la proposition de nouvelles solutions dans le domaine des systèmes de test et de simulation avioniques et ce, à plusieurs niveaux. Dans un premier temps, nous avons proposé un modèle d'exécution dynamique permettant d'unifier les métiers du test et de la simulation, de répondre aux contraintes imposées, d'apporter de nouvelles possibilités et ainsi d'accélérer le cycle de développement des futurs équipements embarqués. Ensuite, un support matériel basé sur une architecture hétérogène CPU-FPGA a été défini afin de répondre à la problématique proposée et aux contraintes imposées par le domaine d'application telles que le respect du temps-réel et la capacité de reconfiguration dynamique hétérogène. A ce support matériel, est venue s'ajouter une méthodologie de développement permettant une meilleure prise en charge du code "legacy" de l'industriel. Enfin, un environnement unifié temps réel mou pour le test et la simulation avionique a été mis en avant, permettant de diminuer les coûts liés à la maîtrise et à la maintenance d'un nouvel environnement. Finalement, une étude de cas a permis de mettre en avant les capacités de reconfiguration dynamique et les performances de l'environnement développé.

L'étude examine les rapports entre théorie de l'architecture et réflexions sur l'art à la fin de l'âge classique. À travers l'analyse du discours sur l'architecture, en considérant l'architecte comme un auteur, la recherche envisage la question de l'expressivité de l'objet architectural. Elle porte sur l'esthétique des architectes, en tant que théorie de la sensation du beau. Deux mots sont ainsi étudiés dans leur discours : caractère et type. Deux concepts qui résument à eux seuls deux théories de l'art antagonistes, car ils renvoient à deux visions du monde distinctes : celui de Blondel, Boullée et Ledoux, qui se tient au plus près de la nature, et celui de Quatremère de Quincy, qui est déjà rentré dans l'Histoire. L'enquête s'arrête sur son rôle déterminant dans le paysage artistique de la France du 19ème siècle, et sur son application à y introduire une théorie de l'art idéaliste empruntée à la critique d'art allemande et écossaise. En forgeant le concept de type, Quatremère de Quincy a contribué à renverser durablement les valeurs des architectes, jusqu'au 20ème siècle, en imposant une conception universaliste et abstraite contre une appréhension empirique de la réalité, une représentation de l'imagination contre une réflexion par l'entendement discursif, une imitation idéale contre l'antique principe d'imitation de la nature. Le concept de type idéal a été forgé à l'appui des écrits des philosophes, des naturalistes et des philologues, qui eurent de tout temps une forte influence sur les théories artistiques. Aussi, l'étude se propose d'inscrire le discours de l'architecte dans un champ épistémologique plus général pour confronter sa parole à celles de ces savants et penseurs. À travers l'analyse comparée des notions d'imitation, de jugement de goût et de style, thèmes centraux des théories sur l'architecture, l'étude questionne la place de l'histoire dans le processus conceptuel, ainsi que le rôle de la mémoire et de l'habitude au moment de la réception de l'œuvre

L'omniprésence des ordinateurs et la demande de toujours plus de puissance poussent les architectes processeur à chercher des moyens d'augmenter les performances de ces processeurs. La tendance actuelle est de répliquer sur une même puce plusieurs c\oe urs d'exécution pour paralléliser l'exécution. Si elle se poursuit, les processeurs deviendront massivement multic\oe urs avec plusieurs centaines voire un millier de c\oe urs disponibles. Cependant, la loi d'Amdahl nous rappelle que l'augmentation de la performance séquentielle sera toujours nécessaire pour améliorer les performances globales. Une voie essentielle pour accroître la performance séquentielle est de perfectionner le traitement des branchements, ceux-ci limitant le parallélisme d'instructions. La prédiction de branchements est la solution la plus étudiée, dont l'intérêt dépend essentiellement de la précision du prédicteur. Au cours des dernières années, cette précision a été continuellement améliorée et a atteint un seuil qu'il semble difficile de dépasser. Une autre solution est d'éliminer les branchements et de les remplacer par une construction reposant sur des instructions prédiquées. L'exécution des instructions prédiquées pose cependant plusieurs problèmes dans les processeurs à exécution dans le désordre, en particulier celui des définitions multiples. Les travaux présentés dans cette thèse explorent ces deux aspects du traitement des branchements. La première partie s'intéresse à la prédiction de branchements. Une solution pour améliorer celle-ci sans augmenter la précision est de réduire le coût d'une mauvaise prédiction. Cela est possible en exploitant la reconvergence de flot de contrôle et l'indépendance de contrôle pour récupérer une partie du travail fait par le processeur sur le mauvais chemin sur les instructions communes aux deux chemins pour éviter de le refaire sur le bon chemin. La deuxième partie s'intéresse aux instructions prédiquées. Nous proposons une solution au problème des définitions multiples qui passe par la prédiction sélective de la valeur des prédicats. Un mécanisme de rejeu sélectif est utilisé pour réduire le coût d'une mauvaise prédiction de prédicat.

Les travaux décrits dans cette thèse s'articulent autour des architectures de communication en réseaux locaux et réseaux distants pour les applications de simul! ation distribuée interactive, particulièrement dans le cadre d! u projet Platsim. Nous avons traité dans un premier temps, les aspects gestion de la QoS pour les simulations distribuées basées sur les middlewares HLA et DDS en réseaux locaux, et ensuite nous avons étendu cette contribution avec DDS sur des réseaux grandes distances. La première contribution consiste à enrichir PlatSim par un modèle formel pour la gestion de la QoS que nous avons implémentée sur HLA pour combler les manques de QoS dont souffre ce middleware. Ensuite, nous avons proposé une architecture pour l'interconnexion des simulateurs distribués avec le middleware DDS. L'utilisation de DDS est intéressante pour la simplicité de son implémentation et ses performances de communication déjà prouvées sur des systèmes complexes. Dans la deuxième contribution, nous avons développé un algorithme de navigation à l'estime (dead-reckoning) pour l'anticipation du comportement des entités simulées. Cette approche permet d'émuler leur comportement lors de la déterm! ination de l'erreur maximale admissible satisfaisant les contraintes de la QoS requise, ce qui, en cas de défaillance du système de communication, permet d'estimer le comportement des objets simulés. Ensuite, nous avons présenté une proposition pour l'interconnexion des simulations distribuées DDS et cette approche de dead-reckoning, par deux mécanismes différents: dans un premier temps, nous avons montré qu'il est possible d'utiliser le service de routage DDS pour mettre en place un "pont-fédéré" DDS permettant d'interconnecter des domaines DDS différents dans un même domaine IP, et ensuite nous avons proposé un "Proxy DDS" qui permet d'interconnecter des simulations DDS situées dans des domaines DDS différents et des domaines IP hétérogènes. Enfin, nos deux dernières contributions con cernent l'étude et la mise en place d'une architecture de communication à grande distance à QoS garantie pour les simulations distribuées sur DDS. Tout d'abord, nous avons présenté! une architecture de signalisation de la QoS pour en se basant! sur l'u tilisation conjointe du protocole COPS et de la signalisation SIP. Ensuite, nous avons étendu des travaux réalisés au LAAS-CNRS dans le cadre du projet européen EuQoS. Nous avons alors utilisé des composants de cette architecture que nous avons adaptés pour fournir, à l'utilisateur final ou à l'administrateur de l'application, des interfaces simples lui permettant de demander le type de service requis pour son application sans avoir besoin de changer le protocole de signalisation.

Les processeurs à jeu d'instructions spécifiques (ASIP) constituent un compromis entre les performances d'un circuit matériel dédié et la flexibilité d'un processeur programmable. Ces processeurs spécialisés peuvent être composés d'un processeur généraliste dont le jeu d'instructions est étendu par des instructions spécifiques à une ou plusieurs applications et qui sont exécutées sur une extension matérielle. On parle alors de processeurs extensibles. Si le coût de conception et de vérification de telles architectures est considérablement réduit en comparaison à une conception complète, la complexité est en partie reportée sur l'étape de compilation. En effet, le jeu d'instructions d'un processeur extensible est à la fois une entrée et une sortie du processus de compilation. Cette thèse propose plusieurs contributions pour guider le processus de conception de telles architectures à travers des techniques d'optimisations adaptées aux processeurs extensibles. La première de ces contributions consiste à sélectionner et à ordonnancer les instructions spécialisées VLIW en résolvant un unique problème d'optimisation de programmation par contraintes (CP). D'autre part, nous proposons une technique originale qui traite de l'interaction entre l'optimisation de code et l'extension de jeu d'instructions. Le principe est de transformer automatiquement le code original des nids de boucles d'un programme (à l'aide du modèle polyédrique) afin de sélectionner des instructions spécialisées vectorisables et dont les données temporaires, produites lors d'une itération de boucle, sont mémorisées sur l'extension matérielle du processeur.