Made available in DSpace on 2014-01-25T01:01:05Z (GMT). No. of bitstreams: 1 000453324-Texto+Completo-0.pdf: 2410209 bytes, checksum: f4e4dbdab0416563f7afc5fbe9905155 (MD5) Previous issue date: 2013 / Currently, the use of multiprocessor systems on chip or MPSoCs are a trend in the electronic industry. Increasing numbers of processors and other Intellectual Property Cores (IP Cores) are integrated, which enable massive parallel processing, and allow achieving devices with increased performance. This trend to employ MPSoCs is driven, among other factors, by advances in networks on chip research, due to their higher scalability, when compared to other types of interconnection architectures. On the other hand, there is a growing demand for portable devices, with fierce competition for market shares of smartphones, tablets and ultrabooks, among other devices. However, increased performance in these devices leads to greater energy consumption. Such high consumption rates become a serious problem, because mobile platforms have limited amounts of energy available for immediate use. Therefore, the research of design techniques aimed at energy savings becomes relevant, once the evolution of energy source characteristics does not follow the evolution of electronic devices. Because a considerable amount of energy consumption in synchronous circuits is required for the generation, distribution and maintenance of the clock signal, this work capitalizes on the use of design techniques that avoid employing global clocks. One option to this consists in partitioning a complex electronic system into a set of synchronous modules that communicate asynchronously, in what are called globally asynchronous locally synchronous (GALS) systems. This Dissertation describes a proposal and the detailed design of a local clock generator circuit, which allows to produce and control the operating frequency of each module in a GALS system, the so called processing elements (PEs). This generator provides a mechanism for dynamically changing the module operating frequency (dynamic frequency scaling or DFS), which makes it able to save energy through the elimination of global clock distribution trees, as well as enabling localized reduction of the frequency of modules subject to reduced instantaneous computational demand. The generator was designed in a 65 nm technology from STMicroelectronics. Results from preliminary design evaluation show that the proposed circuit dissipates only 0,058 μW of static power and presents an average dynamic power dissipation around 159 μW. The area taken by the clock generator control circuit is 0,0024 mm2. This represents an area overhead which is only 5% of the area of a minimalist network on chip router. Such results indicate the feasibility of using the proposed generator for driving relatively small MPSoC modules. Thus, the work especially contributes to consolidate the viability of GALS systems. / Atualmente, o uso de sistemas multiprocessados em chip (do inglês Multiprocessor System-on- Chip ou MPSoCs) são uma tendência na indústria eletrônica. Integram-se números crescentes de processadores e outros módulos de propriedade intelectual (do inglês Intellectual Property Cores ou IPs), o que habilita processamento paralelo maciço, e permite o aumento de desempenho de dispositivos. Esta tendência pela utilização de MPSoCs é movida entre outros fatores pelos avanços nas pesquisas em redes intrachip, devido à maior escalabilidade destas, se comparadas a outras arquiteturas de interconexão. Por outro lado, há uma crescente demanda por dispositivos portáteis, com competição acirrada por fatias nos mercados de smartphones, tablets e ultrabooks, entre outros equipamentos. Contudo, o aumento do desempenho nestes dispositivos leva necessariamente a um maior consumo de energia. Este consumo elevado é um problema sério, pois plataformas portáteis atualmente dispõem de quantidade limitada de energia prontamente disponível. Assim, a pesquisa de técnicas de projeto com foco na economia de energia é necessária, visto que a evolução da capacidade de fontes de energia não acompanha o progresso de dispositivos eletrônicos no mesmo passo. Dado que parte significativa da energia consumida em circuitos síncronos reside na geração, distribuição e manutenção do sinal de relógio, este trabalho baseia-se no uso de técnicas de projeto que prescindem do uso de um relógio global. Uma opção consiste em dividir um sistema eletrônico complexo em um conjunto de módulos síncronos que se comunicam assincronamente, no que se denomina sistemas globalmente assíncronos e localmente síncronos (do inglês Globally Asynchronous Locally Synchronous ou GALS). Esta dissertação descreve a proposta e o projeto detalhado de um circuito gerador de relógio local, que permite produzir e controlar a frequência de operação de cada módulo processador de um sistema GALS, os chamados elementos de processamento (em inglês Processing Elements ou PEs). Este gerador disponibiliza um mecanismo para alteração dinâmica de frequência (em inglês Dynamic Frequency Scaling ou DFS), que o torna capaz de economizar energia através da eliminação de árvores globais de distribuição de relógio e da redução localizada da frequência em módulos com pouca demanda computacional instantânea.O gerador foi projetado em tecnologia 65 nm da STMicroelectronics. Resultados de avaliações preliminares mostram que o circuito proposto dissipa uma potência estática de apenas 0,058 μW e uma potência dinâmica média de apenas 159 μW. A área ocupada pelo circuito de controle do gerador é de 0,0024 mm2. Esta sobrecarga de área representa menos de 5% da área de um roteador de rede intrachip minimalista. Tais resultados indicam a factibilidade de uso do gerador proposto em módulos relativamente pequenos de MPSoCs. Assim, o trabalho contribui sobretudo para consolidar a viabilidade de sistemas GALS.

Made available in DSpace on 2014-05-10T02:01:10Z (GMT). No. of bitstreams: 1 000457714-Texto+Completo-0.pdf: 3058681 bytes, checksum: bf5c8f69d28b7aecb5cc89b8993abbc3 (MD5) Previous issue date: 2014 / Multiprocessor systems on chip (MPSoCs), using networks on chip (NoC) as the communication infrastructure, result from the continuous reduction in the transistors size and the need for increasing computational power. This increased computing capacity is obtained through the reuse of components (processors, memories, routers, etc. ), which also provides scalability, and simplifies the design process. MPSoCs with hundreds of processing elements (PEs) follows the Moore's law, and according to the ITRS 2011 it is predicted up to 1000 PEs in a single chip at the end of 2025. This estimation is driven mainly by the telecommunications and multimedia market, which includes devices such as smartphones and mobile computers. Such devices require systems able to execute a wide range of applications, with different performance requirements. Thus, the system must be able to provide quality of service (QoS) to applications, and adjust the resources usage at runtime. Literature proposais provide runtime QoS adaptation taking finto consideration the use of only one or two QoS techniques. Considering the application diversity that may execute in MPSoCs, applications may have different QoS requirements, requiring more computing resources, communication resources, or both simultaneously. Therefore, this work aims to explore different QoS levels addressing four different adaptive QoS techniques managed at runtime according to the soft real-time applications' requirements. It is assumed that the MPSoC is partitioned in regions, named clusters, with one manager PE per cluster. This adaptive management is controlled through a heuristic that is executed by the OS of each cluster manager. A hybrid monitoring infrastructure provides the necessary information for the adaptive heuristic. This infrastructure is divided in two hierarchical levels, being scalable and with an intrusion levei that corresponda, in the worst case, to 0. 8% of the link utilization. The runtime adaptive QoS management acta in computing, communication, or both, enabling soft real time applications to restore their performance after detected a performance decrease by monitoring. Furthermore, a debugging tool for NoC-based MPSoCs is proposed in this work. This tool provides a communication protocol level debugging, and helps the process of implementation, validation and extraction of results of new system protocols. / Sistemas multiprocessados em chip (MPSoCs), baseados em redes em chip (NoCs), são resultados da contínua redução no tamanho dos transistores e na busca por um crescente poder computacional. Este aumento da capacidade de computação é alcançado através da replicação de componentes (processadores, memórias, roteadores, etc. ),o que também fornece escalabilidade e simplifica o projeto. A estimativa de MPSoCs com elevado número de processadores acompanha a lei de Moore, e segundo o ITRS 2011 são previstos até 1000 elementos de processamento (PE) em um único chip até o ano de 2025. Esta estimativa é impulsionada principalmente pela mercado de telecomunicações e multimídia, que inclui dispositivos como smarthphones e computadores móveis. Este tipo de emprego de MPSoCs exige que tais sistemas sejam capazes de suportar uma variada gama de aplicações e com diversos requisitos de desempenho. Assim, o sistema deve ser capaz de fornecer qualidade de serviço (QoS) para as aplicações e ajustá-la em tempo de execução. As propostas atuais da literatura visam fornecer adaptação de QoS em tempo de execução levando em consideração o uso de poucas ou de somente uma técnica de QoS. Observada a variedade de aplicações é claramente perceptível que certas aplicações possuem requisitos diferenciados de QoS, podendo requisitar mais recursos de computação, comunicação, ou ambos simultaneamente. Portanto, este trabalho propõe explorar diferentes níveis de QoS através do uso de quatro diferentes técnicas adaptativas de QoS que são gerenciadas em tempo de execução de acordo com os requisitos das aplicações. O gerenciamento é distribuído através do particionamento do MPSoC em regiões, denominadas clusters, havendo um PE responsável pela gerência de cada cluster. Este gerenciamento adaptativo é realizado através de uma heurística que é executada em cada sistema operacional gerente de cluster. Uma infraestrutura de monitoramento híbrido fornece as informações necessárias para a heurística adaptativa. Esta infraestrutura é dividida em dois níveis hierárquicos, sendo escalável e com um nível de intrusão que corresponde no pior caso a 0,8% de utilização do enlace da NoC. O gerenciamento adaptativo de QoS em tempo de execução age na computação, comunicação ou em ambos e faz com que aplicações de tempo real flexíveis possam restaurar seu desempenho após detectado uma queda do mesmo pelo monitoramento. Neste trabalho é também proposta uma ferramenta de depuração para MPSoCs baseados em NoC, esta ferramenta fornece depuração no nível de protocolo de comunicação ente os PEs, e facilita o processo de implementação, validação e obtenção de resultados de novos protocolos para o sistema.

Made available in DSpace on 2014-05-10T02:01:11Z (GMT). No. of bitstreams: 1 000457720-Texto+Completo-0.pdf: 1953741 bytes, checksum: 6ec1fd7c64db87bf06e50c9e430a7c7f (MD5) Previous issue date: 2014 / The industry for decades has increased the clock rate to answer the need of performance. Reaching a physical limitations in terms of heat, the new chosen axis to increase performance is to scale the number of processing elements. To deal with that scaling number of processing elements, more and more important are the methodologies to support the design of MPSoCs. Approaches like simulation and FPGA-based prototyping are too expensive and timing consuming. Therefore, techniques like Analytical Models represent important alternatives to the previous consuming approaches. However, these architecture models are difficult to build and characterize. In addition, emerging MPSoC topologies lack analytical models. Due to that, this work proposes an analytical model to support designers in common tasks of the design process like application mapping and prototypes generation. / Durante décadas, a indústria aumentava a frequência de operação dos processores para responder às necessidades de desempenho. Após atingir uma limitação física em termos de geração de calor, o novo eixo escolhido para explorar desempenho foi escalar o número de elementos de processamento. Para lidar com o crescente número de elementos de processamento, cada vez mais são importantes as metodologias para auxiliar os projetistas no desenvolvimento de sistemas multiprocessados. Abordagens baseadas em simulação e prototipação em FPGA são onerosas pois demandam muitos recursos, tais como projetistas e tempo. Por isso, técnicas baseadas em modelos analíticos ganham visibilidade como alternativas para essas abordagens onerosas. Porém, modelos analíticos possuem desvantagens, como a dificuldade de modelar e caracterizar diferentes arquiteturas. Além disso, topologias emergentes de sistemas multiprocessados carecem de modelos analíticos. Levando esse cenário em conta, este trabalho propõe um modelo analítico que suporta atividades comuns de projetistas tais como mapeamento de aplicações e geração de protótipos de sistemas multiprocessados.

Made available in DSpace on 2014-05-21T02:01:42Z (GMT). No. of bitstreams: 1 000458144-Texto+Completo-0.pdf: 2848899 bytes, checksum: aca140c6eed44d36131ec75411489b42 (MD5) Previous issue date: 2014 / Communication plays a crucial role in high performance design of Multiprocessor Systems-on-Chips (MPSoCs). Accordingly, Networks-on-Chip (NoCs) have been proposed as a solution to deal with the global communication of complex MPSoCs. NoC-based architectures are characterized by various tradeoffs related to structural characteristics, performance specifications, and application demands. Additionally, wire delay and power dissipation are rising as the number of cores over a 2D (two-dimensional) plane increases. One of the reasons for that is the long network diameter and overall communication distance. In this scenario, 3D (three-dimensional) Integrated Circuit (IC) technology applied to NoC architectures allows greater device integration, shorter interconnection, and it aims to reduce the length and number of global interconnections (interconnections among every processing element), which directly influences on the communication performance and allows opportunities for chip architecture innovations. Moreover, 3D NoC-based architectures appear as alternative to reduce network latency, energy consumption and area footprint in comparison to 2D NoC topologies. Albeit a wide variety of technologies is available for 3D interconnection, the employment of Through Silicon Vias (TSVs) is a feasible approach for the interconnection between stacked layers. However, the drawback for current 3D technologies is that TSVs are usually very expensive in terms of silicon area limiting their usage. This work presents a 3D mesh NoC architecture called Lasio, exploring architectural impacts of 3D versus 2D NoC topologies on latency, throughput, and buffers occupancy. It also analyzes the influence of buffer depth on communication latency and on application latency. Such evaluations considered varied network parameters, such as traffic patterns, buffer depth, TSVs serialization level, and a range of packet sizes. Besides, during this work, it was implemented a TSV serialization scheme on the Lasio NoC, and it was analyzed the impact of such serialization scheme on area cost, power dissipation, network and application latency, and occupancy on buffers of input ports for a 4x4x4 3D mesh NoCs with different serialization degrees. Experimental results show that, in average, 3D topologies minimize 30% the application latency and increase 56% the packets throughput, when compared to 2D topologies. In addition, this work highlights that when applying an appropriate buffer depth, the application latency is reduced up to 3. 4 times for 2D topologies and 2. 3 times for 3D topologies. Additional results demonstrate that NoCs 3D approach reduce the links occupancy when compared to 2D counterpart, which potentially leads to higher throughput and more dissipation power and latency efficiency. Moreover, results also demonstrate that the proposed serialization scheme allows reducing TSVs usage with low performance cost, displaying the potential benefits of the scheme in 3D NoC-based MPSoCs. / Comunicação desempenha papel fundamental em projetos de Sistemas Multiprocessados em Chips (MPSoCs, do inglês Multiprocessor Systems-on-Chips). Desta maneira, Redes Intrachip (NoCs, do inglês Networks-on-Chips) têm sido propostas como solução para a comunicação global em MPSoCs complexos. Arquiteturas baseadas em NoCs são caracterizadas por vários compromissos relacionados a características estruturais, a especificações de desempenho e a demandas da aplicação. Adicionalmente, o atraso na comunicação e a dissipação de potência estão aumentando conforme o número de núcleos em uma camada 2D (bidimensional) aumenta. Uma das razões para isso é o longo diâmetro da rede e a distância de comunicação entre núcleos. Neste cenário, a tecnologia de Circuito Integrado (CI) 3D (tridimensional) aplicada às arquiteturas do tipo NoC permite maior integração entre dispositivos e com interconexões menores, e possibilita também reduzir o tamanho e o número de interconexões globais (conexões entre todos os elementos de uma rede), o que, por sua vez, influencia diretamente o desempenho da comunicação e permite oportunidades para inovações em arquiteturas de chips. Ademais, arquiteturas baseadas em NoCs 3D aparecem como alternativa à redução de indicadores como latência, consumo de energia e área quando comparadas às topologias de NoCs 2D. Embora existam diversas tecnologias disponíveis para interconexões em redes 3D, a utilização de Through Silicon Vias (TSVs) é uma abordagem viável como interconexão entre camadas empilhadas. Entretanto, a desvantagem que a TSV ocasiona nas atuais tecnologias 3D é que tais interconexões são geralmente custosas em termos de área de silício, o que acarreta limitações no seu uso. Este trabalho apresenta uma arquitetura de NoC 3D do tipo malha chamada Lasio, explorando impactos arquiteturais e comparando duas topologias, uma 3D e outra 2D, em termos de latência, vazão e ocupação de buffers. O presente trabalho também analisa a influência da profundidade dos buffers de entrada das portas dos roteadores nas latências de comunicação e de aplicação. Tais avaliações consideraram diferentes parâmetros de rede, como por exemplo, padrões de tráfego, profundidade dos buffers, nível de serialização das TSVs e uma variedade de tamanhos de pacotes. Além disso, durante este trabalho, foi implementado um esquema de serialização de TSV na Lasio. Em seguida, foi analisado o impacto de diferentes níveis de serialização no custo de área, na dissipação de potência, nas latências de rede e de aplicação e na ocupação dos buffers de entrada das portas de cada roteador em uma NoC 3D 4x4x4 do tipo malha. Dentre os resultados alcançados durante este trabalho, foi verificado que topologias 3D quando comparadas a topologias 2D minimizam em 30% a latência de aplicação e aumentam 56% a vazão dos pacotes. Além disso, este trabalho salienta que quando é aplicado um tamanho de buffer apropriado, a latência de aplicação é reduzida até 3,4 vezes para topologias 2D e 2,3 vezes para topologias 3D. Resultados adicionais demonstram que NoCs 3D reduzem mais a ocupação das conexões internas quando comparadas com NoCs equivalentes 2D, o que potencialmente permite maior vazão e maior eficiência com relação à dissipação de potência e latência. Ademais, os resultados também demonstraram que o esquema de serialização proposto permite reduzir o uso de TSVs com uma baixa perda de desempenho, o que ressalta potenciais benefícios do esquema em MPSoCs baseados em NoCs 3D.

Made available in DSpace on 2014-05-21T02:01:43Z (GMT). No. of bitstreams: 1 000458137-Texto+Completo-0.pdf: 2745165 bytes, checksum: e05abd1f1e63fc82908d29186a3b9ee2 (MD5) Previous issue date: 2014 / Virtualization has become a hot topic in embedded systems for both academia and industry development. Among its main advantages, we can highlight (i) software design quality; (ii) security levels of the system; (iii) software reuse, and; (iv) hardware utilization. However, it still presents constraints that have lessened the excitement towards itself, since the greater concerns are its implicit overhead and whether it is worthy or not. Thus, we discuss matters related to virtualization in embedded systems and study alternatives to multiprocessed MIPS architecture to support virtualization. / Virtualização surgiu como novidade em sistemas embarcados tanto no meio acadêmico quanto para o desenvolvimento na indústria. Entre suas principais vantagens, pode-se destacar aumento: (i) na qualidade de projeto de software; (ii) nos níveis de segurança do sistema; (iii) nos índices de reuso de software, e; (iv) na utilização de hardware. No entanto, ainda existem problemas que diminuíram o entusiasmo com relação ao seu uso, já que existe um overhead implícito que pode impossibilitar seu uso. Assim, este trabalho discute as questões relacionadas ao uso de virtualização em sistemas embarcados e apresenta estudos voltados para que arquiteturas MIPS multiprocessadas tenham suporte à virtualização.

Made available in DSpace on 2014-07-19T02:02:05Z (GMT). No. of bitstreams: 1 000459531-Texto+Completo-0.pdf: 3667250 bytes, checksum: bb55b361fd8ade0691af28d700b6b8f9 (MD5) Previous issue date: 2012 / One of the difficulties faced by unmanned vehicles operators is to understand the situation of the vehicle in the local where it is and the relationship of the events that occur there with the vehicle and with the mission that is being executed. This may happen due to the type of control station used and the resources available both in the station as in the vehicle. In this context, this paper investigates how the technologies of Virtual Reality, Augmented Reality and Immersive Telepresence, when used simultaneously, are able to increase the situational awareness of unmanned vehicle operator and the navigation efficiency. For this reason, this paper proposes a control and navigation system to unmanned ground vehicle whose main feature is the simultaneous use of resources related to Virtual Reality, Augmented Reality and Immersive Telepresence. Besides the system, as a way to facilitate the evaluation of this system, were implemented also an unmanned ground vehicle simulator and a tool for visualization and analysis the data generated during the use of the simulator. Regarding of the navigation efficiency, this system was evaluated from the data that describe the vehicle behavior. Concerning the situational awareness, this system was evaluated using the SAGAT method. The results obtained indicate that an immersive instrument is useful when the tasks executed by the vehicle depend on the detailed observation of the local where the vehicle is. However, tasks associated with the pure and simple navigation can be executed with good performance even without the immersive instrument. / Uma das dificuldades enfrentadas pelos operadores de veículos não tripulados é entender a situação do veículo no local onde ele se encontra e a relação dos eventos que lá ocorrem com o veículo e com a missão sendo realizada. Isto pode acontecer devido ao tipo de estação de controle utilizada e aos recursos disponíveis tanto na estação quanto no veículo. Neste contexto, este trabalho investiga o quanto as tecnologias de Realidade Virtual, Realidade Aumentada e Telepresença Imersiva, quando empregadas de forma simultânea, são capazes de aumentar a consciência situacional do operador de um veículo não tripulado e a eficiência da navegação. Para isso, este trabalho propõe um sistema de controle e navegação aplicável a veículos terrestres não tripulados cuja principal característica é o emprego simultâneo de recursos ligados a Realidade Virtual, Realidade Aumentada e Telepresença Imersiva. Como forma de viabilizar a avaliação deste sistema, foram implementados também um simulador de veículo terrestre não tripulado e uma ferramenta de visualização e análise dos dados gerados durante o uso do simulador. No que diz respeito à eficiência de navegação, este sistema foi avaliado a partir dos dados que descrevem o comportamento do veículo. Quanto à consciência situacional, este sistema foi avaliado através do método SAGAT. Os resultados obtidos indicam que um aparato imersivo é útil quando as tarefas realizadas através do veículo dependem da observação detalhada do local onde o veículo se encontra. Entretanto, tarefas associadas à navegação pura e simples podem ser realizadas com bom desempenho mesmo sem o aparato imersivo.

Made available in DSpace on 2015-03-17T02:01:01Z (GMT). No. of bitstreams: 1 000466321-Texto+Completo-0.pdf: 1994049 bytes, checksum: fbbeef81814a876679c25f4e015925f5 (MD5) Previous issue date: 2014 / The Open Information Extraction (Open IE) is a relation extraction paradigm in which the target relationships cannot be specified in advance, and it aims to overcome the limitations imposed by traditional IE methods, such as domain-dependence and scalability. In order to extend Open IE to extract relationships that are not expressed by verbs from texts in English, we introduce CompIE, a component that learns relations expressed in noun compounds (NCs), such as (oil, extracted from, olive) from olive oil, or in adjectivenoun pairs (ANs), such as (moon, that is, gorgeous) from gorgeous moon. CompIE input is a text file, and the output is a set of triples describing binary relationships. The architecture comprises two main tasks: NCs and ANs Extraction (1) and NCs and ANs Interpretation (2). The first task generates a list of NCs and ANs from the input corpus. The second task performs the interpretation of NCs and ANs and generates the tuples that describe the relations extracted from the corpus. In order to study CompIE’s feasibility, we perform an evaluation based on hypotheses. In order to implement the strategies to validate each hypothesis we have built a prototype. The results show that our solution achieves 89% Precision and demonstrate that CompIE reaches its goal of extending Open IE paradigm extracting relationships within NCs and ANs. / O paradigma Open Information Extraction - Open IE (Extração Aberta de Informações) de extração de relações trabalha com a identificação de relações não definidas previamente, buscando superar as limitações impostas pelos métodos tradicionais de Extração de Informações como a dependência de domínio e a difícil escalabilidade. Visando estender o paradigma Open IE para que sejam extraídas relações não expressas por verbos a partir de textos em inglês, apresentamos CompIE, um componente que aprende relações expressas em compostos nominais (CNs), como (oil, extracted from, olive) - (óleo, extraído da, oliva) - do composto nominal olive oil - óleo de oliva, ou em pares do tipo adjetivo-substantivo (ASs), como (moon, that is, gorgeous) - (lua, que é, linda) - do AS gorgeous moon (linda lua). A entrada do CompIE é um arquivo texto, e sua saída é um conjunto de triplas descrevendo relações binárias. Sua arquitetura é composta por duas tarefas principais: Extrator de CNs e ASs (1) e Interpretador de CNs e ASs (2). A primeira tarefa gera uma lista de CNs e ASs a partir do corpus de entrada. A segunda tarefa realiza a interpretação dos CNs e ASs gerando as triplas que descrevem as relações extraídas do corpus. Para estudar a viabilidade da solução apresentada, realizamos uma avaliação baseada em hipóteses. Um protótipo foi construído com o intuito de validar cada uma das hipóteses. Os resultados obtidos mostram que nossa solução alcança 89% de Precisão e demonstram que o CompIE atinge sua meta de estender o paradigma Open IE extraindo relações expressas dentro dos CNs e ASs.

Made available in DSpace on 2013-08-07T18:43:42Z (GMT). No. of bitstreams: 1 000449233-Texto+Completo-0.pdf: 5384117 bytes, checksum: e5e7f7074f9334b3b3534e2949e5bfe7 (MD5) Previous issue date: 2012 / Modern MPSoC systems use resources previously available only in general purpose computers providing more functionalities for the applications. The architectural evolution enables more resources to be implemented on these embedded systems and determines an increased complexity of new hardware and software designs. In addition to the increased design complexity of current MPSoC systems, it is evident the difficulty in efficient use of computational resources found on such platforms. As well as the determinism and response time prioritized in many embedded systems, the programmability of MPSoCs is very relevant. Thus, well-defined software interfaces help developers to create applications that utilize optimally the computational resources found in these systems. Most embedded applications are divided into tasks and statically mapped to processing elements at design time, in order to optimize a set of pre-stablished metrics. However, the dynamic nature of new applications requires efficient strategies for the dynamic mapping and task migration to be implemented. In this context, this thesis presents a model for dynamic applications and distributed management of these in homogeneous MPSoC systems. The system management uses task migration concepts and timing constraints, where tasks characterization parameters’ are used in scheduling decision making and optimization at runtime. In this work we used a homogeneous MPSoC architecture, consisting of processing elements with a local memory interconected by a NoC. This environment allows the execution of applications managed by a distributed operating system that implements the proposed model and offers many services for the development and optimization of embedded applications. Many works in this field make use of a centralized manager to perform the system optimization at runtime, however such solutions tend to be not very scalable. Results show that the use of distributed managers present greater efficiency in systems with a large number of processing elements and tasks, with a reduction in the system stabilization time and reduction of deadline misses for applications with realtime constraints. / Sistemas MPSoC modernos fazem uso de recursos que eram disponibilizados apenas em computadores de propósito geral provendo mais funcionalidades para as aplicações. A evolução arquitetural possibilita que mais recursos sejam implementados nestes sistemas embarcados e determina um aumento na complexidade dos novos projetos de hardware e software. Além do aumento da complexidade de projeto em sistemas MPSoC atuais, torna-se evidente a dificuldade na utilização eficiente dos recursos computacionais encontrados em tais plataformas. Assim como o determinismo e o tempo de resposta priorizado em muitos sistemas embarcados, a programabilidade de MPSoCs é muito relevante. Dessa forma, interfaces bem definidas de software ajudam o desenvolvedor a criar aplicações que utilizam de maneira otimizada os recursos computacionais encontrados nestes sistemas.A maior parte das aplicações embarcadas são divididas em tarefas e estaticamente mapeadas a elementos de processamento em tempo de projeto, de forma a otimizar um conjunto de métricas pré-estabelecidas. No entanto, a natureza dinâmica de novas aplicações estabelece que estratégias eficientes de mapeamento dinâmico e migração de tarefas sejam implementadas. Neste contexto, esta tese apresenta um modelo para aplicações dinâmicas e gerenciamento distribuído destas em sistemas MPSoC homogêneos. O gerenciamento do sistema faz uso dos conceitos de migração de tarefas e restrições temporais, onde parâmetros de caracterização das tarefas são utilizados nas tomadas de decisão de escalonamento e otimização em tempo de execução. Neste trabalho é utilizada uma arquitetura MPSoC homogênea, composta por elementos de processamento com memórias locais interconectados por uma NoC. Este ambiente permite a execução de aplicações gerenciadas por um sistema operacional distribuído que implementa o modelo proposto e oferece diversos serviços para o desenvolvimento e otimização de aplicações embarcadas. Muitos trabalhos na área fazem uso de um gerente centralizado para realizar a otimização do sistema em tempo de execução, no entanto tais soluções tendem a ser pouco escaláveis. Os resultados obtidos mostram que o uso de gerentes distribuídos apresentam maior eficiência para sistemas com um grande número de elementos de processamento e tarefas, com redução nos tempos de estabilização do sistema e redução nas perdas de deadline para aplicações com restrições de tempo real.

O objetivo deste trabalho é investigar conceitos de Redes Sociais e de Comunidades Online e propor uma forma de integrá-los ao ambiente CODES. O CODES é um ambiente de prototipação musical cooperativa na web onde novatos em música podem criar protótipos musicais a partir de blocos básicos de sons. Esses protótipos podem ser compartilhados com outros usuários do sistema a fim de que eles também editem esse mesmo protótipo. No entanto, apesar das possibilidades de cooperação, o CODES originalmente não possuía mecanismos para a criação de uma rede social onde a musica seria o tema condutor (o tema de interesse da rede) nem suporte explícito a comunidades (grupos). Para alcançar o objetivo, são compiladas algumas características e mecanismos de Sites de Redes Sociais e de Comunidades Online dentre as mais conhecidas e utilizada, assim como integrar essa nova camada de rede social no ambiente já existente, quais as modificações que seriam necessárias e quais funcionalidades deveriam estar presentes no novo sistema. Os tipos de relacionamentos entre os usuários do CODES foram repensados bem como a criação de diferentes níveis de publicação dos protótipos, que alternam suas propriedades de edição de acordo com o tipo de relacionamento entre os usuários. Foram propostos e implementados os conceitos de linha do tempo, perfil, página de protótipos do usuário, camada sobre a interface de criação de protótipos, grupos, serviço de notificação, configuração de perfil de usuário e interface de login e registro. Finalmente, foi definida e elaborada a estrutura necessária para oferecer o suporte a redes sociais e comunidades online e foi implementado um protótipo como prova de conceito, denominado Social Codes, configurando uma rede social e um suporte a comunidades, cujo tema de interesse é a criação de música online.

Dissertação (mestrado)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciência da Computação, 2010. / Submitted by Jaqueline Ferreira de Souza (jaquefs.braz@gmail.com) on 2013-02-27T10:18:57Z No. of bitstreams: 1 2010_RodrigoCarneiroMunhozCoimbra.pdf: 6402497 bytes, checksum: d5a34dc54c861dc3ae5da8a9864343dd (MD5) / Approved for entry into archive by Jaqueline Ferreira de Souza(jaquefs.braz@gmail.com) on 2013-02-27T10:20:05Z (GMT) No. of bitstreams: 1 2010_RodrigoCarneiroMunhozCoimbra.pdf: 6402497 bytes, checksum: d5a34dc54c861dc3ae5da8a9864343dd (MD5) / Made available in DSpace on 2013-02-27T10:20:05Z (GMT). No. of bitstreams: 1 2010_RodrigoCarneiroMunhozCoimbra.pdf: 6402497 bytes, checksum: d5a34dc54c861dc3ae5da8a9864343dd (MD5) / A genômica comparativa é uma área de pesquisa que tem como objetivo a busca de como dados genômicos podem estar relacionados entre diferentes espécies. Par¬ticularmente, o volume de dados disponibilizados em bancos de dados públicos permite a busca de sintenias entre múltiplos genomas. Um par de genes é dito sintênico quando estes se conservam dentro da mesma região do DNA. Os mé¬todos comparativos ainda usam abordagens tradicionais, tais como alinhamento textual e o uso de heurísticas para acelerar as comparações. Eles produzem como resultado arquivos textuais, o que dificulta análises mais específicas, tais como a identificação de sintenias. Nesse sentido, é essencial o desenvolvimento de ferra¬mentas de visualização de comparações entre múltiplos genomas que facilitem a identificação de sintenias. O objetivo deste trabalho é propor e implementar uma ferramenta computacional que implemente um novo método de visualização que permite identificar sintenias entre múltiplos genomas, a partir de um genoma não totalmente sequenciado. Essa ferramenta foi aplicada na identificação de sinte- nias no fungo P. brasiliensis. Essa nova ferramenta, denominada Syntainia, está sendo desenvolvida como um software livre e já está disponível para download em http://sourceforge.net/projects/syntainia. _______________________________________________________________________________________ ABSTRACT / Comparative genomics is a research field that aims to find how genomic data can be related among different species. Particularly, the volume of data available in public databases allows for searching of synteny among multiple genomes. A pair of genes is said to be syntenic when they keep within the same region of the DNA. The com¬parative methods still use traditional approaches, such as text alignment and the use of heuristics to speed up comparisons. They produce results as text files, which makes difficult more specific analyses, such as the identification of synteny. Thus, it is essential the development of visualization tools to compare multiple genomes that facilitate the identification of synteny. The objective of this work is to propose and implement a software tool that implements a new visualization method for identifying synteny among multiple genomes from a not fully sequenced genome. This tool was applied in the identification of syntenies in the fungus P. brasilien- sis. This new tool, called Syntainia, is being developed as free software and is now available for download at http://sourceforge.net/projects/syntainia.