L'évolution des technologies des semi-conducteurs vers des géométries de plus en plus fines permet un accroissement des performances et des fonctionnalités par puce mais s'accompagne simultanément d'une augmentation de la puissance dissipée. Alors que les utilisateurs sont de plus en plus friands d'applications portables, la conception de circuits intégrés doit désormais prendre en compte le budget de puissance alloué. Il est donc essentiel de développer des circuits microélectroniques très basse puissance. La réduction de la tension d'alimentation VDD s'avère une approche très intéressante puisque cela permet de réduire la puissance dynamique quadratiquement et la puissance statique des courants de fuite exponentiellement. L'utilisation de tensions d'alimentation très basses (ULV) a été explorée à Stanford dès 1990 en utilisant une technologie spéciale, dont les transistors possèdent des tensions de seuil proches de zéro volt. Cependant, bien que réduire fortement la tension d'alimentation soit une méthode efficace pour diminuer la consommation, elle ne peut pas être appliquée arbitrairement car cela affecte négativement les performances, le délai dans les portes augmentant exponentiellement lorsque VDD devient inférieur à la tension de seuil. Il faut donc trouver un compromis entre vitesse et consommation. Du point de vue technologique, la technologie SOI-PD (Silicium sur Isolant Partiellement Désertée) s'avère très intéressante en ULV: elle présente des performances entre 25% et 30% supérieures à celles obtenues en CMOS à substrat massif. La technologique SOI permet donc de diminuer la consommation des circuits intégrés à fréquence de fonctionnement égale. Pour mieux appréhender le comportement des transistors SOI opérés en inversion faible, un modèle analytique et physique simple a tout d'abord été développé. La consommation d'un circuit dépendant fortement du style logique employé, plusieurs styles ont été comparés et celui présentant le meilleur produit puissance-délai a été choisi pour réaliser une bibliothèque de cellules standards. La problématique de la propagation de données sur des interconnexions longues, alors que les transistors fournissent peu de courant, a été abordée: un nouveau circuit de transmission en mode courant a été proposé. Enfin, un circuit de traitement d'image par paquets d'ondelettes a été développé et synthétisé grâce à la bibliothèque précédente.

Les fluctuations électriques des composants sont une limitation à la miniaturisation des circuits. Malgré des procédés de fabrications en continuelle évolution, les variations des caractéristiques électriques dues au désappariement entre deux dispositifs limitent les performances des circuits. Concernant les applications à faible consommation, ces fluctuations locales peuvent devenir très critiques. Dans le contexte du développement d'une technologie CMOS 90nm avec mémoire Flash embarquée pour des applications basse consommation, l'appariement de transistors MOS est étudié. Une analyse de l'impact du dopage de grille des transistors NMOS est menée. L'étude se focalise sur l'appariement en tension des paires différentielles polarisées dans la zone de fonctionnement sous le seuil. Il est démontré que cet appariement peut être dégradé à cause de l'effet " hump ", c'est-à-dire la présence de transistors parasites en bord d'active. Un macro-modèle permettant aux concepteurs de modéliser cet effet est présenté. Il est étudié au niveau composant, au niveau circuit et en température. Enfin, une étude de la dégradation de l'appariement des transistors MOS sous stress porteurs chauds est réalisée, validant un modèle de dégradation. Des transistors octogonaux sont proposés pour supprimer l'effet " hump " et donnent d'excellents résultats en termes d'appariement ainsi qu'en fiabilité.

Les fluctuations électriques des composants sont une limitation à la miniaturisation des circuits. Malgré des procédés de fabrications en continuelle évolution, les variations des caractéristiques électriques dues au désappariement entre deux dispositifs limitent les performances des circuits. Concernant les applications à faible consommation, ces fluctuations locales peuvent devenir très critiques. Dans le contexte du développement d’une technologie CMOS 90nm avec mémoire Flash embarquée pour des applications basse consommation, l’appariement de transistors MOS est étudié. Une analyse de l’impact du dopage de grille des transistors NMOS est menée. L’étude se focalise sur l’appariement en tension des paires différentielles polarisées dans la zone de fonctionnement sous le seuil. Il est démontré que cet appariement peut être dégradé à cause de l’effet « hump », c'est-à-dire la présence de transistors parasites en bord d’active. Un macro-modèle permettant aux concepteurs de modéliser cet effet est présenté. Il est étudié au niveau composant, au niveau circuit et en température. Enfin, une étude de la dégradation de l’appariement des transistors MOS sous stress porteurs chauds est réalisée, validant un modèle de dégradation. Des transistors octogonaux sont proposés pour supprimer l’effet « hump » et donnent d’excellents résultats en termes d’appariement ainsi qu’en fiabilité. / Electrical fluctuations of devices limit chip miniaturization. Despite manufacturing processes in continuous evolution, circuit performances are limited by electrical characteristics variations due to mismatch between two devices. Concerning low power applications, local fluctuations can become very critical. In the context of development of a 90nm CMOS technology with Embedded Flash memory for low power applications, MOS transistors matching is studied. A study of NMOS transistors gate doping impact is conducted. Study focuses on voltage matching of differential pairs biased under threshold. It is demonstrated that this matching can be degraded due to « hump » effect, meaning presence of parasitic devices on active edge. A macro-model allowing designers to model this effect is presented. It is studied at device level, circuit level and for different temperatures. Finally, a degradation study of MOS transistors mismatch under Hot Carriers Injection stress is performed, validating a degradation model. Octagonal devices are proposed to suppress « hump » effect and give good results in terms of matching as well as reliability.