Ce mémoire présente une technique de BIST dont l'interface est totalement numérique, pour le test fréquentiel de circuits analogiques et mixtes. L'objectif de cette approche est de faciliter les techniques de test à bas coût des Systèmes sur Puce, rendant le test des blocs mixtes compatibles avec l'utilisation de testeurs numériques. La génération de signal de test analogique est réalisée sur la puce elle-même par un filtrage passe-bas d'un train binaire encodé par un modulateur Sigma-Delta. L'analyse harmonique de la réponse analogique est également réalisée sur la puce en utilisant une modulation par un signal carré et une modulation par un modulateur Sigma-Delta. La génération de signal analogique et l'analyse de la réponse de test étant programmables numériquement sur la puce, la compatibilité avec un testeur numérique à faible coût est assurée. L'optimisation des signatures de test est discutée en détail pour trouver un compromis entre temps et qualité du test.

Ce travail de thèse porte sur le développement d'une méthodologie efficace pour la conception analogique, des algorithmes et des outils correspondants qui peuvent être utilisés dans la conception dynamique de fonctions linéaires à temps continu. L'objectif principal est d'assurer que les performances pour un système complet peuvent être rapidement investiguées, mais avec une précision comparable aux évaluations au niveau transistor.Une première direction de recherche a impliqué le développement de la méthodologie de conception basée sur le processus d'optimisation automatique de cellules au niveau transistor et la synthèse de macro-modèles analogiques de haut niveau dans certains environnements comme Mathworks - Simulink, VHDL-AMS ou Verilog-A. Le processus d'extraction des macro-modèles se base sur un ensemble complet d'analyses (DC, AC, transitoire, paramétrique, Balance Harmonique) qui sont effectuées sur les schémas analogiques conçues à partir d'une technologie spécifique. Ensuite, l'extraction et le calcul d'une multitude de facteurs de mérite assure que les modèles comprennent les caractéristiques de bas niveau et peuvent être directement régénéré au cours de l'optimisation.L'algorithme d'optimisation utilise une méthode bayésienne, où l'espace d'évaluation est créé à partir d'un modèle de substitution (krigeage dans ce cas), et la sélection est effectuée en utilisant le critère d'amélioration (Expected Improvement - EI) sujet à des contraintes. Un outil de conception a été développé (SIMECT), qui a été intégré comme une boîte à outils Matlab, employant les algorithmes d'extraction des macro-modèles et d'optimisation automatique.

Le test de circuits analogiques et mixtes est de plus en plus coûteux, représentant parfois jusqu'à 50% du coût total de fabrication du circuit. Les techniques de BIST (Built-In Self-Test) permettent de réduire ce coût en intégrant sur la puce les ressources nécessaires au test. Dans cette thèse, nous présentons une nouvelle technique de BIST pour les Convertisseurs Analogiques-Numériques Sigma-Delta (CAN). Cette approche combine un surcoût en surface et un temps de test très réduits. Puisque les circuits numériques sont de plus en plus petits, nous avons choisi une technique principalement numérique, ce qui est en phase avec la philosophie des convertisseurs Sigma-Delta. Comme signal de test nous utilisons un stimulus numérique qui codifie avec une grande précision un signal sinusoïdal. Le même stimulus binaire est employé pour l'analyse de la réponse, effectuée au moyen d'une régression sinusoïdale (sine-wave fitting algorithm). La réutilisation de ressources présentes dans le circuit permet de calculer le SINAD (SIgnal-to-Noise And Distortion ratio) du convertisseur de manière très efficace. Afin de valider cette technique, un prototype a été conçu et fabriqué dans une technologie CMOS 0.13 µm de STMicroelectronics. Les résultats expérimentaux confirment la capacité de notre technique à mesurer le SINAD dans un convertisseur audio de 16 bits.

L'ingénierie des systèmes mécatroniques nécessite la conception simultanée et pluri-disciplinaire des différents sous-systèmes mécanique, électronique et informatique. Dans ce contexte, ces travaux de thèse s'inscrivent dans le cadre d'un projet plus général portant sur la ``Conception Intégrée en Mécatronique Sûre de Fonctionnement''. Il s'agissait de développer des méthodes devant permettre et faciliter la collaboration entre personnes de spécialités différentes dans le but d'aboutir à un système sûr de fonctionnement sans fixer a priori de contraintes sur un élément du système en particulier. Dans la première partie, nous présentons donc un modèle de vieillissement du transistor MOSFET induit par le mécanisme des porteurs chauds. Nous détaillons ensuite l'étude du vieillissement de structures de bases de l'électronique analogique. Nous proposons une méthodologie de conception permettant de maximiser la durée de vie d'un circuit, donc des micro-capteurs, grâce à l'utilisation du modèle de vieillissement. Dans la deuxième partie, en prenant comme exemple un OTA Miller, nous montrons comment notre méthode permet de concevoir des structures complexes sûres de fonctionnement. Pour clore le manuscrit nous proposons une application originale de notre méthode de conception : un capteur de vieillissement de circuit intégré analogique CMOS.

L'intégration d'un plus grand nombre de fonctions sur des circuits intégrés plus rapides à chaque nouvelle génération. Malheureusement, elles ont rendu la tâche des concepteurs plus difficile, avec notamment la montée de la puissance consommée et des temps de propagation des signaux à travers la puce. La distribution de l'horloge, assurant le synchronisme des opérations du circuit, en est l'élément le plus symptomatique. La génération distribuée de l'horloge apparaît comme une alternative aux solutions classiques. Elle repose sur la mise en place d'un réseau de N oscillateurs géographiquement distribués sur l'ensemble de la puce. Chaque oscillateur génère localement une horloge pour la zone de la puce dans laquelle il se trouve. La phase d'une horloge est accordée sur celle de ces proches voisines. Ainsi, l'horloge n'a plus à parcourir de long chemin. Toutefois, les performances du circuit d'horloge sont liées, non pas à un, mais à N oscillateurs évoluant dans un environnement hostile (variations de l'alimentation, de la température, etc.). Aussi, les travaux de cette thèse portent sur la conception d'un oscillateur contrôlé numériquement. Plus précisément, notre problématique est : " Comment concevoir un DCO (Digitally Controlled Oscillator) robuste soumis à l'environnement hostile d'un SoC en technologie CMOS submicronique ? ". Pour répondre à cette question, nous proposons, dans un premier temps, la modélisation d'une topologie d'oscillateur contrôlé numériquement ; le but étant de déterminer sa pertinence quant à notre application d'horlogerie. Comme cette dernière est émergente, il n'y a à l'heure actuelle aucune théorie la caractérisant. A travers notre analyse, nous mettons en évidence ses faiblesses et la nécessité de lui adjoindre des circuits de protection. De ce fait, les performances du circuit d'horloge ne sont plus seulement dépendantes de l'oscillateur, mais aussi des dispositifs mis en place pour le protéger des agressions des circuits environnants. Ce constat a motivé le développement d'une alternative qui ne serait pas soumise aux mêmes contraintes. Nous proposons finalement un oscillateur contrôlé numériquement robuste à la fois contre les variations de l'alimentation et de la température. Cet oscillateur est conçu à partir de blocs analogiques connus et bien décrits par la littérature. Pour limiter l'influence de la tension d'alimentation et de la température à laquelle évolue l'oscillateur, nous tirons profit des effets de canal court propres aux technologies submicroniques.

Le nombre d'objets connectés utilisés quotidiennement ne cesse d'augmenter. Ces objets manipulent et stockent toute sorte de données personnelles et confidentielles. La contrainte de la sécurité devient alors importante pour la conception des systèmes sur puce (SoCs) destinés à des applications grand public. Et, dans un contexte de plus en plus exigeant en termes de performances et agressif en termes de coûts d'intégration et de développement, il est important de trouver des solutions de sécurisation des SoCs adaptées. Aussi, bien que la sécurité matérielle soit souvent envisagée d'un point de vue numérique, les SoCs actuels sont la plupart du temps mixtes. Les travaux présentés dans ce manuscrit s'intéressent alors à la sécurisation des circuits analogiques composant ces systèmes mixtes. Pour protéger au mieux un système quel qu'il soit, il est avant tout nécessaire d'en connaitre les vulnérabilités. Pour cela, une méthodologie d'analyse des vulnérabilités dédiée aux circuits analogiques a été développée. Ainsi, les contremesures adéquates peuvent être développées avant que le système ne soit complètement conçu. La sécurité du système est alors améliorée sans augmenter considérablement le temps de conception de celui-ci. L'analyse d'un système analogique largement utilisé dans les SoCs actuels et composé de nombreux sous-circuits a permis d'identifier les attaques en faute par Stimulation Photoélectrique Laser (SPL) , et par variation de la tension d'alimentation, comme présentant un risque important pour le système. Mais, a aussi mis en avant certaines difficultés. En effet, les circuits analogiques, contrairement aux circuits numériques, sont sensibles aux fautes paramétriques. Aussi, les nombreuses interconnections entre les différents sous-circuits rendent l'analyse de la propagation des fautes difficile. Pour cela, des simulations du système au niveau transistors sont nécessaires. Ces simulations étant coûteuses en temps, la modélisation des circuits analogiques pour l'analyse des effets des attaques par variations de la tension d'alimentation a été étudiée. Les modèles développés pour cette analyse doivent respecter différentes contraintes spécifiques. L'application de ces contraintes à la modélisation d'un circuit analogique concret a montré que les modèles pouvaient être utilisés pour identifier les formes d'attaques pouvant compromettre la sécurité du circuit. En revanche, l'étude n'a pas permis de déterminer le temps gagné par l'utilisation de modèles. Après avoir identifié les deux types d'attaques précédents et analysé leurs effets sur les circuits analogiques, la problématique de la protection des circuits a été abordée. Les contremesures existantes ont été comparées et évaluées. Pour les compléter, des circuits analogiques de détection d'attaques laser et d'attaques en tension actives ont été conçus en tenant compte des fortes contraintes de coûts et des différentes problématiques présentes au niveau d'un SoC. Les tests électriques de ces détecteurs en technologie CMOS 28nm FD-SOI ont prouvé leur efficacité. Finalement, ce travail présente les différentes étapes de la sécurisation d'un circuit analogique, de l'analyse des vulnérabilités à la conception de contremesures, en passant par la modélisation des attaques et de leurs effets, dans le contexte d'applications mixtes et à bas coût. / With the development of the Internet of things, the number of connected devices is in constant increase. These objects use a large amount of data including personal credentials. Therefore, security has become a major constraint for System on Chips (SoCs) designers. Moreover, in a context more and more aggressive in terms of performances and time to market, it is important to find low cost security solutions. Although the hardware security is often treated from a digital point of view, almost every SoCs is also using analog and mixed IP. Thus, this work presents different steps to improve the security of analog IPs, from vulnerability analysis to countermeasures design validation, and behavioral modeling in the context of mixed signals and low cost applications. To protect any system, the first requirement is to know its vulnerabilities. To do so, a vulnerability analysis methodology dedicated to analog circuit has been developed. Using the results of this analysis, countermeasures can be designed during the development of the circuit and not at the end. The circuit security is thus improved without dramatically increasing its cost in terms of design time. The analysis of a clock system generator, an analog IP widely used in current SoCs and composed with various sub-circuits, has shown fault attacks using Laser Photoelectric Stimulation (LPS) or supply voltage glitches as important threats. After having identified the 2 previous attacks types as major threats, their effects on analog circuits are analyzed. Existing countermeasures are then compared and evaluated for the protection of analog IPs. To complete these solutions, two analog detectors have been designed to detect laser and supply voltage glitch attacks considering SoCs level constraints. Electrical test of these detectors processed on CMOS 28nm FD-SOI technology proved their efficiency. Theoretical vulnerability analysis has shown some difficulties. Indeed, analog circuits are sensitive to numerous parametrical faults. Also, the high interconnection of various sub-circuits makes the faults propagation analysis quite difficult. To help this analysis, electrical simulations at transistor level are necessary. These simulations are quite long and, so the behavioral modeling of analog circuits to help the analysis of supply voltage glitch attack effects has been studied. To do so, the developed models must be developed according different constraints presented in this report and applied to the behavioral modeling of a real analog circuit. This illustration proved that behavioral models can be used to help to identify which attack shapes are the most likely to induce faults in the circuit.

L’intégration des oscillateurs dans les microcontrôleurs est aujourd’hui un enjeu industriel majeur suscitant une forte concurrence entre les principaux acteurs du marché. En effet, les oscillateurs sinusoïdaux sont des circuits indispensables, et sont majoritairement basés sur l’utilisation d’un résonateur à quartz ou MEMS externe. De plus en plus d’investigations sont menées afin d’intégrer des dispositifs résonants dans les boîtiers et éviter ainsi toutes les contraintes extérieures limitant les performances de l’oscillateur. En ce sens, nous avons étudié dans ce travail le comportement électrique, et notamment inductif, des liaisons filaires permettant de connecter une puce à son boîtier de protection. L’avantage d’utiliser ce composant passif est principalement son faible coût. Ce composant a été caractérisé en utilisant plusieurs méthodologies de modélisations et de mesures sur une large plage fréquentielle. Cette étude propose un modèle permettant aux concepteurs d’utiliser une caractéristique électrique équivalente dans une technologie CMOS standard. L’intégration du composant dans une cellule résonante est démontrée au sein d’un prototype. / Nowadays, the integration of oscillators into microcontrollers is a major industrial challenge which involves a large competition between the main actors of this market. Indeed, sine wave oscillators are essential circuits, and are fore the most part based on external crystal or MEMs resonators. More and more investigations are carried out in order to integrate the resonant structure into the package, and avoid all external constraints able to restrict the performances of the oscillator. With this in mind, we studied in this work the electrical behavior, in particular the inductive behavior of bond wires which are electrical connections between a die and its package. The main advantage to use this type of component is its low cost of manufacturing. This passive component has been characterized using several measurement tools on a wide range of frequencies. A RLC model has been presented, allowing analogue designers to use an electrical equivalent circuit in standard CMOS technology. The integration of the passive component in a resonant cell has been demonstrated in a prototype.

Ce manuscrit porte sur l’analyse, les méthodes de conception et la recherche de nouvelles structures de sources de courant, en se focalisant principalement sur les miroirs de courant, source la plus élémentaire. Le dépassement des limites actuelles pour l’optimisation du compromis vitesse-précision-consommation est l’objectif majeur des travaux présentés.La première partie est consacrée à l’étude de l’origine de ces limites et dresse l’état de l'art des structures de miroir de courant CMOS. Sont ensuite étudiées plus en détails, les possibilités offertes par les miroirs à entrée active. Une des premières contributions de nos travaux de recherche a été de proposer un formalisme dédié à l’étude et à l’implémentation de ce type de miroir, suivi de propositions d’amélioration à coût minimum de la topologie classique.Le développement d’une nouvelle approche de conception utilisant un principe de rétroaction non-linéaire en mode courant constitue la contribution majeure de cette thèse. La rétroaction est implémentée grâce à un convoyeur de courant de seconde génération dédié, très faible consommation et conçu pour avoir un comportement volontairement non-linéaire. Couplée avec des techniques classiques de régulation cascode pour une copie en courant de haute-précision, cette topologie constitue une source de courant élémentaire compétitive pour la réalisation de systèmes à haut niveau de performance.L'approche est mise en œuvre puis validée par la conception, en technologie CMOS 180nm, de deux circuits dédiés à la génération des courants dans les puces de stimulation neurale. L’ensemble des résultats obtenus dans ces dernières études démontre, qu’il est possible de dépasser les limites actuelles du compromis vitesse-précision-consommation, en se basant sur la stratégie de conception et les nouvelles topologies de miroirs à entrée active proposées. / The work presented in this manuscript involves analysis, design methods and search for improved structures of current sources, with main focus on the current mirrors, the most elementary current source. The main objective of our research was to outperform the present limitations in terms of speed, power and accuracy that exists in CMOS current mirror design.In the first part of the manuscript, we investigate on the origin of these limitations and present a literature review of popular and recent advanced current mirror structures. Then follow a deeper analysis of active-input current mirror capabilities. The first scientific contributions were, the development of analytical tools dedicated to the implementation of the standard active-input topology, supported by two solutions for dynamic range and stability improvements at minimal costs.The proposition of a novel design approach, relying on a power-efficient speed boosting technique based on current-mode non-linear control loops, constitutes the major contribution of the work presented in this manuscript. The feedback circuit is implemented using a custom low-power current conveyor (CCII), built to be intentionally non-linear. Coupled with classical regulated cascode structures required for high-precision current copy, this enhanced active-input current mirror topology forms a new competitive elementary current source to the design of high-performance systems.The approach is validated and illustrated with the realization of two circuits in 180 nm CMOS technology. Cores of the circuits are two examples of output stages dedicated to neural stimulation chips. Finally, Results of the last studies have demonstrated that, thanks to the design strategy and the new active-input current mirror topologies proposed, it is actually possible to outperform the present limit of the speed-power-accuracy trade-off.

Ce travail de thèse porte sur le développement d’une méthodologie efficace pour la conception analogique, des algorithmes et des outils correspondants qui peuvent être utilisés dans la conception dynamique de fonctions linéaires à temps continu. L’objectif principal est d’assurer que les performances pour un système complet peuvent être rapidement investiguées, mais avec une précision comparable aux évaluations au niveau transistor.Une première direction de recherche a impliqué le développement de la méthodologie de conception basée sur le processus d'optimisation automatique de cellules au niveau transistor et la synthèse de macro-modèles analogiques de haut niveau dans certains environnements comme Mathworks - Simulink, VHDL-AMS ou Verilog-A. Le processus d'extraction des macro-modèles se base sur un ensemble complet d'analyses (DC, AC, transitoire, paramétrique, Balance Harmonique) qui sont effectuées sur les schémas analogiques conçues à partir d’une technologie spécifique. Ensuite, l'extraction et le calcul d'une multitude de facteurs de mérite assure que les modèles comprennent les caractéristiques de bas niveau et peuvent être directement régénéré au cours de l'optimisation.L'algorithme d'optimisation utilise une méthode bayésienne, où l'espace d’évaluation est créé à partir d'un modèle de substitution (krigeage dans ce cas), et la sélection est effectuée en utilisant le critère d’amélioration (Expected Improvement - EI) sujet à des contraintes. Un outil de conception a été développé (SIMECT), qui a été intégré comme une boîte à outils Matlab, employant les algorithmes d’extraction des macro-modèles et d'optimisation automatique. / The aim of this thesis is to establish an efficient analog design methodology, the algorithms and the corresponding design tools which can be employed in the dynamic conception of linear continuous-time (CT) functions. The purpose is to assure that the performance figures for a complete system can be rapidly investigated, but with comparable accuracy to the transistor-level evaluations. A first research direction implied the development of the novel design methodology based on the automatic optimization process of transistor-level cells using a modified Bayesian Kriging approach and the synthesis of robust high-level analog behavioral models in environments like Mathworks – Simulink, VHDL-AMS or Verilog-A.The macro-model extraction process involves a complete set of analyses (DC, AC, transient, parametric, Harmonic Balance) which are performed on the analog schematics implemented on a specific technology process. Then, the extraction and calculus of a multitude of figures of merit assures that the models include the low-level characteristics and can be directly regenerated during the optimization process.The optimization algorithm uses a Bayesian method, where the evaluation space is created by the means of a Kriging surrogate model, and the selection is effectuated by using the expected improvement (EI) criterion subject to constraints.A conception tool was developed (SIMECT), which was integrated as a Matlab toolbox, including all the macro-models extraction and automatic optimization techniques.

Durant ces trois années de doctorat, financées par le projet ANR MHANN (MemristiveHardware Analog Neural Network), nous nous sommes intéressés au développement d’une nouvelle architecture de calculateur à l’aide de réseaux de neurones. Les réseaux de neurones artificiels sont particulièrement bien adaptés à la reconnaissance d’images et peuvent être utilisés en complément des processeurs séquentiels. En 2008, une nouvelle technologie de composant a vu le jour : le memristor. Classé comme étant le quatrième élément passif, il est possible de modifier sa résistance en fonction de la densité de courant qui le traverse et de garder en mémoire ces changements. Grâce à leurs propriétés, les composants memristifs sont des candidats idéaux pour jouer le rôle des synapses au sein des réseaux de neurones artificiels. En effectuant des mesures sur la technologie des memristors ferroélectriques de l’UMjCNRS/Thalès de l’équipe de Julie Grollier, nous avons pu démontrer qu’il était possible d’obtenir un apprentissage de type STDP (Spike Timing Dependant Plasticity) classiquement utilisé avec les réseaux de neurones impulsionnels. Cette forme d’apprentissage, inspirée de la biologie, impose une variation des poids synaptiques en fonction des évènements neuronaux. En s’appuyant sur les mesures réalisées sur ces memristors et sur des simulations provenant d’un programme élaboré avec nos partenaires de l’INRIA Saclay, nous avons conçu successivement deux puces en silicium pour deux technologies de memristors ferroélectriques. La première technologie (BTO), moins performante, a été mise de côté au profit d’une seconde technologie (BFO). La seconde puce a été élaborée avec les retours d’expérience de la première puce. Elle contient deux couches d’un réseau de neurones impulsionnels dédié à l’apprentissage d’images de 81 pixels. En la connectant à un boitier contenant un crossbar de memristors, nous pourrons réaliser un démonstrateur d’un réseau de neurones hybride réalisé avec des synapses memristives ferroélectriques. / Supported financially by ANR MHANN project, this work proposes an architecture ofspiking neural network in order to recognize pictures, where traditional processing units are inefficient regarding this. In 2008, a new passive electrical component had been discovered : the memristor. Its resistance can be adjusted by applying a potential between its terminals. Behaving intrinsically as artificial synapses, memristives devices can be used inside artificial neural networks.We measure the variation in resistance of a ferroelectric memristor (obtained from UMjCNRS/Thalès) similar to the biological law STDP (Spike Timing Dependant Plasticity) used with spiking neurons. With our measurements on the memristor and our network simulation (aided by INRIASaclay) we designed successively two versions of the IC. The second IC design is driven by specifications of the first IC with additional functionalists. The second IC contains two layers of a spiking neural network dedicated to learn a picture of 81 pixels. A demonstrator of hybrid neural networks will be achieved by integrating a chip of memristive crossbar interfaced with thesecond IC.