Submitted by camilla martins (camillasmmartins@gmail.com) on 2017-03-27T14:15:54Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_FPGAImplementationEvaluationSynchronization.pdf: 2830093 bytes, checksum: e1b387f09fb4dc8dfe1b7ef75888a84e (MD5) / Approved for entry into archive by Edisangela Bastos (edisangela@ufpa.br) on 2017-03-28T13:02:13Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_FPGAImplementationEvaluationSynchronization.pdf: 2830093 bytes, checksum: e1b387f09fb4dc8dfe1b7ef75888a84e (MD5) / Made available in DSpace on 2017-03-28T13:02:13Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_FPGAImplementationEvaluationSynchronization.pdf: 2830093 bytes, checksum: e1b387f09fb4dc8dfe1b7ef75888a84e (MD5) Previous issue date: 2016-01-18 / CNPq - Conselho Nacional de Desenvolvimento Científico e Tecnológico / A utilização da infra-estrutura Ethernet disponível na maioria dos edifícios comerciais pode aliviar os custos envolvidos com provisionamento de fronthaul em redes de acesso de rádio em nuvem. No entanto, as especificações atuais de interfaces fronthaul contam com links síncronos e dedicados, os quais suportam nativamente recursos como a distribuição da sincronização através da camada física dos dispositivos. Neste contexto, uma solução de bom custo benefício e compatível com protocolos e equipamentos em atual uso e adaptar as interfaces fronthaul padrão (e.g. CPRI) para redes assíncronas usando equipamentos capazes de atingir requisitos de sincronização através de redes Ethernet legadas. Esta dissertação propõe considerações de projeto e avalia a viabilidade de arquiteturas de sincronização em tal cenário, através do desenvolvimento de um banco de testes com hardware baseado em FPGA. São contrastadas duas soluções: uma abordagem simples que emprega fila elástica de recepção para a recuperação de frequência e uma solução fim-a-fim utilizando o protocolo de precisão de tempo IEEE 1588 para alinhamento em tempo e frequência. Resultados sugerem que o esquema utilizando PTP somente nos pontos finais pode atingir os requisitos de sincronização de tempo e frequência estabelecidos por padrões de telefonia móvel atuais se a variação de atraso de pacote for tratada com razoáveis estratégias implementadas a n´nível de algoritmo. / The use of Ethernet infrastructure available in most commercial buildings can alleviate the costs involved with fronthaul provisioning in cloud radio access networks. However, current fronthaul specifications rely on dedicated synchronous links, which natively support features such as accurate synchronization across radio devices. In this context, a cost-effective and backwardscompatible solution is to adapt standard fronthaul interfaces (e.g. CPRI) to asynchronous networks by using endpoint equipments capable of meeting synchronization requirements over legacy Ethernet. This dissertation proposes design considerations for synchronization of radio over Ethernet and evaluates the feasibility of synchronization architectures by developing an FPGA-based hardware testbed. It contrasts two solutions, a simplistic approach that employs elastic buffering for recovering frequency and an end-to-end IEEE 1588 Precision Time Protocol solution for time and frequency alignment. Results suggest that the scheme with PTP solely at the endpoints can comply with time and frequency alignment requirements of current mobile standards if packet delay variation is treated with sound algorithms.

Essa dissertação propõe um algoritmo e um equipamento (hardware) para captação de imagens da pupila do olho humano e processamento das mesmas a fim de obter, de forma portátil, autônoma, segura, não invasiva e em tempo real, informações sobre a pupila. Mais especificamente, o objetivo é obter informações que permitam determinar o diâmetro da pupila, tanto de forma estática (pupila com tamanho estável, sem a incidência intencional de luz) quanto dinâmica (pupila variando devido à aplicação de luz com intensidade variável). Tal sistema pode ser utilizado no setor da saúde, por exemplo, para realização da pupilometria, exame feito na área de oftalmologia, ou para medição da velocidade de expansão da pupila, exame auxiliar no diagnóstico de uma série de doenças que afetam o sistema nervoso. / This dissertation proposes an algorithm and a corresponding hardware implementation capable of capturing images from the human eye and processing these images to obtain, in a portable, autonomous, secure, and non-invasive way, in real time, information regarding the pupil. More specifically, the objective is to obtain information that allows the equipment to determine the pupil's diameter, both in static form (i.e., with constant light intensity) and in dynamic form (pupil under varying light intensity). Such a system can be used in the health sector, for example, in exams such as pupillometry, a test done by ophthalmologists, or for measuring the pupil's expansion rate, a test used in the diagnosis of a series of diseases that affect the nervous system.

Essa dissertação propõe um algoritmo e um equipamento (hardware) para captação de imagens da pupila do olho humano e processamento das mesmas a fim de obter, de forma portátil, autônoma, segura, não invasiva e em tempo real, informações sobre a pupila. Mais especificamente, o objetivo é obter informações que permitam determinar o diâmetro da pupila, tanto de forma estática (pupila com tamanho estável, sem a incidência intencional de luz) quanto dinâmica (pupila variando devido à aplicação de luz com intensidade variável). Tal sistema pode ser utilizado no setor da saúde, por exemplo, para realização da pupilometria, exame feito na área de oftalmologia, ou para medição da velocidade de expansão da pupila, exame auxiliar no diagnóstico de uma série de doenças que afetam o sistema nervoso. / This dissertation proposes an algorithm and a corresponding hardware implementation capable of capturing images from the human eye and processing these images to obtain, in a portable, autonomous, secure, and non-invasive way, in real time, information regarding the pupil. More specifically, the objective is to obtain information that allows the equipment to determine the pupil's diameter, both in static form (i.e., with constant light intensity) and in dynamic form (pupil under varying light intensity). Such a system can be used in the health sector, for example, in exams such as pupillometry, a test done by ophthalmologists, or for measuring the pupil's expansion rate, a test used in the diagnosis of a series of diseases that affect the nervous system.

Submitted by Edisangela Bastos (edisangela@ufpa.br) on 2014-01-13T19:50:22Z No. of bitstreams: 2 license_rdf: 23898 bytes, checksum: e363e809996cf46ada20da1accfcd9c7 (MD5) Dissertacao_ProjetoImplementacaoDSP.pdf: 2021380 bytes, checksum: 2d32d5c81f5dd54fd2354280c6ac7e8c (MD5) / Approved for entry into archive by Ana Rosa Silva(arosa@ufpa.br) on 2014-01-17T13:31:11Z (GMT) No. of bitstreams: 2 license_rdf: 23898 bytes, checksum: e363e809996cf46ada20da1accfcd9c7 (MD5) Dissertacao_ProjetoImplementacaoDSP.pdf: 2021380 bytes, checksum: 2d32d5c81f5dd54fd2354280c6ac7e8c (MD5) / Made available in DSpace on 2014-01-17T13:31:11Z (GMT). No. of bitstreams: 2 license_rdf: 23898 bytes, checksum: e363e809996cf46ada20da1accfcd9c7 (MD5) Dissertacao_ProjetoImplementacaoDSP.pdf: 2021380 bytes, checksum: 2d32d5c81f5dd54fd2354280c6ac7e8c (MD5) Previous issue date: 2013 / As redes de acesso usando cabos de cobre atualmente utilizam bandas de frequência até 30 MHz, especificada no padrão VDSL2. À medida que arquiteturas híbridas de fibra e cobre se tornam mais proeminentes na indústria e academia, torna-se possível utilizar cabos metálicos mais curtos (i.e. até 250 metros) conectando o último ponto de distribuição aos usuários, de modo que frequências mais altas podem ser exploradas para se alcançar taxas de transmissão de dados de 500 Mbps ou mais, como é o caso do padrão G.fast atualmente em desenvolvimento no ITU-T. Nesse trabalho, um simulador no domínio do tempo foi desenvolvido para avaliar a capacidade do sistema G.fast com diferentes tamanhos de extensão cíclica e diferentes topologias de rede especificadas pelo ITU-T. Os resultados das simulações mostram que sistemas G.fast são robustos a bridged taps e capazes de atingir altas taxas de dados para todas as topologias simuladas, provendo suporte à próxima geração de serviços de banda larga. Além disso, esse trabalho descreve o progresso da implementação de um protótipo de modem baseado no padrão G.fast em um ambiente híbrido de DSP multicore e FPGA utilizando kits de avaliação adquiridos pela UFPA. Arquiteturas, protocolos de comunicação e benchmarks são apresentados e avaliados para se chegar à conclusão de que tal protótipo é factível e fornece suporte flexível a várias linhas de pesquisa em banda larga da próxima geração. / The evolving broadband access systems using copper networks are currently deployed in a frequency band that goes up to 30 MHz, as specified in VDSL2. As hybrid fiber-copper architectures become more important in the industry and academia, using shorter loop lengths (i.e. up to 250 meters) from the last distribution point to users enables adopting even higher frequencies to achieve very high data rates of 500 Mbps and beyond, as is the case with the G.fast standard under development by ITU-T. In this work, a time-domain simulator has been developed to evaluate G.fast system performance with different cyclic extension lengths and different reference loop topologies specified by ITU-T. The simulation results show that G.fast systems are robust to bridged taps and capable of providing very high data rates for all simulated loop topologies to support next generation ultra high speed broadband services. Furthermore, this work describes an ongoing effort to implement a G.fast-based modem protototype in a hybrid multicore DSP and FPGA environment using readily-available evaluation kits purchased by UFPA. Architecture plans, communication protocols and benchmarks are presented and evaluated to conclude that such a prototype is both feasible and flexible to support several avenues of research in next generation broadband.

Este trabalho aborda diversas técnicas de controle, com o intuito de comparação do desempenho e robustez ao aplicá-los a um conversor Buck. Iniciando pelo controlador PID (Proporcional, Integral e Derivativo), amplamente explorado e dominado no meio industrial, ele é adotado neste trabalho como referência de comparação para as demais técnicas desenvolvidas. Outra estratégia aqui apresentada é o GANLPID (Gaussian Adaptative Non Linear PID ou PID Adaptativo Não Linear Gaussiano), trata-se de uma técnica não linear, possui ganhos variantes em função do erro baseados em uma função gaussiana. O controle por alocação de polos é uma técnica de controle que em sua forma básica não possui parcela integral, sendo necessária a inclusão deste termo para minimizar o erro em regime permanente. As principais características de análise de desempenho são o tempo de acomodação e overshoot. Todas as técnicas são exploradas a fim de serem implementadas em dispositivos FPGA (Field Programmable Gate Array), possuindo algumas vantagens sobre microcontroladores e DSP’s (Digital Signal Processor), pois conseguem executar tarefas em paralelo deixando a execução do algoritmo mais rápida. As técnicas de controle escolhidas foram simuladas utilizando a ferramenta DSP Builder e compiladas diretamente em código HDL (linguagem de descrição de hardware). Os resultados de simulação e experimentais são apresentados e comentados para validar os projetos propostos. / This work discuss several techniques of control, with an intention of comparison of performance and robustness to apply them to Buck coverter. Starting with PID (Proportional, Integral, Derivative) controller, widely explored and dominated in an industrial environment, it’s used in this work as comparison reference for the others techniques developed. Another strategy presented here is the GANLPID (Gaussian Adaptative Non LinearPID), it’s a case of non linear technique, has won variants in function of the based on a Gaussian error function. variants have gains on function of error based on a Gaussian function. The pole placement control technique not having full part in their basic forms, being necessary to include this term to eliminate the steady-state error. The main performance analysis features are the settling time and overshoot. All the techniques are explored in order to be implemented in FPGA (Field Programmable Gate Array) devices, having some advantages over microcontrollers and DSP’s (Digital Signal Processor), because can execute tasks in parallel allowing the implementation of the algorithm more faster. The chosen control techniques were simulated using the DSP Builder tool and and compiled directly in HDL (hardware description language) code. The results of simulation and experimental are presented and discussed in order to validate the proposed projects.

Submitted by Hellen Luz (hellencrisluz@gmail.com) on 2017-07-06T15:54:25Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_FPGABasedTestbed.pdf: 3904128 bytes, checksum: 2ef471e85263c54c068b8c792f35c257 (MD5) / Approved for entry into archive by Irvana Coutinho (irvana@ufpa.br) on 2017-08-18T13:44:42Z (GMT) No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_FPGABasedTestbed.pdf: 3904128 bytes, checksum: 2ef471e85263c54c068b8c792f35c257 (MD5) / Made available in DSpace on 2017-08-18T13:44:42Z (GMT). No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_FPGABasedTestbed.pdf: 3904128 bytes, checksum: 2ef471e85263c54c068b8c792f35c257 (MD5) Previous issue date: 2017-03-24 / FADESP - Fundação de Amparo e Desenvolvimento da Pesquisa / Nos últimos anos o mundo tem visto uma demanda crescente por serviços móveis de alta capacidade e baixo custo, isto tem forçado as tecnologias da rede de acesso móvel a serem repensadas. Entre as diferentes arquiteturas propostas na literatura, uma que ganhou bastante atenção é a centralização dos recursos da rede. Essa estratégia propõe compartilhar os recursos da rede através da centralização do processamento em banda-base, e como resultado reduzir o custo da rede. Apesar da centralização trazer vários benefícios, ela também aumenta a distancia entre o ponto onde os sinais são capturadas e o ponto onde são processados, o link que conecta esses dois pontos é chamado de fronthaul. Nesse cenário, as tecnologias de fronthaul existentes não são apropriadas para os requisitos de flexibilidade e custo esperados para a próxima geração de redes fronthaul, devido principalmente ao uso de links óticos dedicados. Uma solução para esses problemas é a utilização de Ethernet para transportar o trafego fronthaul, devido a sua onipresença, flexibilidade e baixo custo. Neste trabalho um testbed para fronthaul baseado em Ethernet ´e apresentado, juntamente com os detalhes de implementação e resultados de validação. Além disso, motivado pela limitação em banda existente no Ethernet, este trabalho apresenta a implementação em VHDL de um algoritmo de compressão de sinais LTE, avaliado em uma rede Ethernet real através do testbed. Os resultados obtidos indicam que é possível utilizar a infra-estruturar provida pela rede Ethernet no transporte de fronthaul. Por outro lado é necessário reduzir os requisitos exigidos pelo tráfego fronthaul. Através, por exemplo, da aplicação da compressão de sinais e de técnicas de sincronismo. / In recent years the world has seen an increasing demand for mobile services with high capacity and low cost. Such requirements forced the radio access technologies to be rethought. Among the different architectures proposed in literature, one that has got a lot of attention was the Centralized Radio Access Network (C-RAN). This strategy proposes to share the network resources through the centralization of the base-band processing and, as a result, reduce the network cost. Even though the centralization can bring several benefits, it also increases the distance between the point where the signal is captured and the point where it is processed. The link connecting both points is called fronthaul. In this scenario, the existing fronthaul technologies do not fit in the flexibility and cost requisites expected for the next generation mobile network, mainly due to the usage of dedicated optical links. One solution to these problems is the usage of Ethernet to transport fronthaul data, due to its ubiquitous presence, flexibility and low cost. In this work, a testbed for fronthaul based on Ethernet is presented, along with the implementation details and validation results. Also motivated by the Ethernet’s bandwidth limitation, this work presents the VHDL implementation of a compression technique for LTE signals, evaluated in real transport conditions with the testbed. The obtained results indicate that it is possible to utilize the Ethernet network infrastructure for fronthaul transport. Although, it is necessary to reduce the requirements of Fronthaul stream through, for example, the application of signal compression techniques and synchronization methods.

A popularização dos dispositivos móveis impulsionou a pesquisa e o desenvolvimento de soluções de baixo consumo. A evolução destas aplicações demanda ferramentas que permitam avaliar diferentes alternativas de implementação, fornecendo, aos desenvolvedores, informações valiosas para a criação de soluções energeticamente eficientes. Este trabalho desenvolveu uma nova plataforma de medição de consumo que permite comparar a eficiência energética de diferentes algoritmos implementados em software e em hardware. A plataforma é capaz de medir o consumo energético de um processo específico em execução em um processador de propósito geral com um sistema operacional padrão, além de comparar o resultado obtido com algoritmos equivalentes implementados em uma FPGA. Isto permite ao desenvolvedor dividir o processamento da aplicação entre software e hardware de forma a obter a solução mais energeticamente eficiente. Comparada com o estado da arte, a plataforma de medição criada possui três característica inovadoras: suporte a medição de consumo de software e hardware; medição de trechos de código específicos executados pelo processador; e suporte a alteração dinâmica do clock. Também é mostrado neste trabalho como a plataforma desenvolvida tem sido utilizada para analisar o consumo energético de algoritmos de detecção de intrusão de rede para ataques do tipo probing. / The large number of mobile devices increased the interest in low-power designs. Tools that allow the evaluation of alternative implementations give the designer actionable information to create energy-efficient designs. This paper presents a new power measurement platform able to compare the energy consumption of different algorithms implemented in software and in hardware. The proposed platform is able to measure the energy consumption of a specific process running in a general-purpose CPU with a standard operating system, and to compare the results with equivalent algorithms running in an FPGA. This allows the designer to choose the most energy-efficient software vs. hardware partitioning for a given application. Compared with the current state-of-the-art, the presented platform has four distinguishing features: (i) support for both software and hardware power measurements, (ii) measurement of individual code sections in the CPU, (iii) support for dynamic clock frequencies, and (iv) improvement of measurement precision. We also demonstrate how the developed platform has been used to analyze the energy consumption of network intrusion detection algorithms aimed at detecting probing attacks.

CAPES / Redes de sensores sem fio (RSSF) têm sido tema central de diversos estudos na atualidade. Em certas aplicações, como, por exemplo, as que necessitam saber de onde os dados estão sendo enviados ou em casos em que o próprio nó sensor precisa saber sua posição para executar alguma ação, mecanismos de localização se tornam imprescindíveis. Porém, a execução deste tipo de algoritmo é custosa para os nós sensores. Concomitantemente, o advento das low power FPGAs têm viabilizado a aplicação de dispositivos programáveis em RSSFs e aplicações envolvendo reconfiguração dinâmica de FPGA em nós sensores têm aumentado o uso destes dispositivos nestas redes. Unindo-se estas demandas, o objetivo desta dissertação é estudar e implementar sistemas de localização em hardware de lógica programável, visando atender aplicações voltadas a RSSF. Utilizando-se no nó sensor um bloco de hardware dedicado para realizar os cálculos de posição minimiza a utilização de seu CPU, podendo este hardware, inclusive, ser apenas uma parte de um sistema maior implementado na FPGA. O processo de localização baseia-se na utilização das distâncias entre o nó de posição desconhecida e os nós de referência, determinadas através de medição de RSSI, e o uso de algoritmos específicos que calculam a posição desejada. As principais etapas foram: revisão da literatura, modelagem do comportamento das medições de RSSI, análise do desempenho dos algoritmos e projeto de hardware. Através das simulações realizadas pôde-se desenvolver metodologias e ferramentas para a geração otimizada do hardware de localização. O desenvolvimento deste trabalho possibilitou analisar a aplicabilidade do ponto flutuante e ponto fixo, definir a arquitetura adequada para o hardware e o dimensionamento adequado da quantidade de bits necessária nas implementações. / Wireless sensor networks (WSN) have been the central theme of many researches in actuality. In certain applications, like, for example, the ones that need to know from where the data is being sent or in cases which the sensor node need to know its own position to perform some action, location mechanism is indispensable. However, the execution of these algorithms is costly for the sensor nodes. Concomitantly, the advent of low power FPGAs made feasible the application of programmable devices in WSNs and applications involving dynamic reconfiguration of FPGA in sensor nodes increased the use of these devices in WSNs. Joining these demands, the goal of this master thesis is to study and implement locating systems in programmable logic hardware, aiming at meeting applications in WSN. Employing a dedicated hardware block in sensor node to compute the position minimizes its CPU usage, and this hardware can even be just a part of a larger system implemented in FPGA. The localization process is based on the use of distances, measured between the sensor node with unknown position and the reference nodes, determined from RSSI measurements, and the use of specific algorithms that calculate the desired position. The main steps were: review of the literature, modeling the behavior of the RSSI measurements, performance analysis of the algorithms and hardware design. Through the performed simulations it was possible to develop methodologies and tools to generate optimized locating hardware. The development of this work allowed to evaluate the feasibility of the floating point and fixed point, to set the appropriate architecture for the hardware and to find the proper dimension of the number of bits required in the implementations.

Neste trabalho de pesquisa, foi realizado um estudo dos principais tipos de ferramentas para modelagem de hardware buscando-se verificar as vantagens da utilização de Redes de Petri para a modelagem de sistemas dinâmicos e concorrentes e de sua implementação em hardware. Observou-se que apesar de existirem ferramentas para esta finalidade, existem pontos que podem ser trabalhados para facilitar o acesso a esta tecnologia. Assim, foi desenvolvido um método para facilitar a implementação de sistemas modelados em Redes de Petri, em hardware de lógica reconfigurável. Para isto, utilizou-se um software de captura onde, a partir do gráfico do modelo em Rede de Petri, é gerado um arquivo de descrição no formato PNML - Linguagem de Marcação para Rede de Petri (Petri Net Markup Language). A partir desta descrição, é gerado um arquivo de descrição de hardware no formato VHDL - Linguagem de Descrição de Hardware VHSIC (VHSIC Hardware Description Language), que pode ser gravado em um circuito de lógica reconfigurável. Para possibilitar esta etapa, foi realizado o desenvolvimento de uma ferramenta que gera um arquivo em linguagem VHDL a partir da descrição no formato PNML. A ferramenta desenvolvida é descrita em detalhes, mostrando todas as etapas e critérios utilizados na conversão. Para validar o método, é mostrado um exemplo de aplicação com a implementação em FPGA - Matriz de Portas Programável em Campo (Field Programmable Gate Arrow), de uma Rede de Petri modelando uma planta industrial hipotética. Finalmente é feita uma comparação de desempenho entre o modelo executado em hardware com o modelo executado em software. / In this research work, was performed a study of main types of hardware modeling tools searching to verify the advantages of utilizing for modeling dynamic and concurrent systems and for its hardware implementation. It was observed that even though there are tools for this purpose, exists some points that may be worked out to facilitate access to this technology. So, was developed a method for facilitate implementation of systems modeled in Petri nets, in reconfigurable logic hardware. For that, was utilized a capture software where, from the graphic of the Petri net model, is generated a description in PNML (Petri Net Markup Language) format. From this description, is generated a hardware description file in VHDL (VHSIC Hardware Description Language) format, that may be loaded in a reconfigurable logic circuit. To make possible this stage, was performed the development of tool that generate a file in VHDL language from the description in PNML format. The developed tool is described in details, showing all stages and criteria utilized in the conversion. To validate the method, is showed an application example for this toll with the implementation in FPGA (Field Programmable Gate Arrow), of a Petri net modeling a hypothetic industrial plant. Finally, a performance comparison is made between the model executed in hardware and the model executed in software.

A popularização dos dispositivos móveis impulsionou a pesquisa e o desenvolvimento de soluções de baixo consumo. A evolução destas aplicações demanda ferramentas que permitam avaliar diferentes alternativas de implementação, fornecendo, aos desenvolvedores, informações valiosas para a criação de soluções energeticamente eficientes. Este trabalho desenvolveu uma nova plataforma de medição de consumo que permite comparar a eficiência energética de diferentes algoritmos implementados em software e em hardware. A plataforma é capaz de medir o consumo energético de um processo específico em execução em um processador de propósito geral com um sistema operacional padrão, além de comparar o resultado obtido com algoritmos equivalentes implementados em uma FPGA. Isto permite ao desenvolvedor dividir o processamento da aplicação entre software e hardware de forma a obter a solução mais energeticamente eficiente. Comparada com o estado da arte, a plataforma de medição criada possui três característica inovadoras: suporte a medição de consumo de software e hardware; medição de trechos de código específicos executados pelo processador; e suporte a alteração dinâmica do clock. Também é mostrado neste trabalho como a plataforma desenvolvida tem sido utilizada para analisar o consumo energético de algoritmos de detecção de intrusão de rede para ataques do tipo probing. / The large number of mobile devices increased the interest in low-power designs. Tools that allow the evaluation of alternative implementations give the designer actionable information to create energy-efficient designs. This paper presents a new power measurement platform able to compare the energy consumption of different algorithms implemented in software and in hardware. The proposed platform is able to measure the energy consumption of a specific process running in a general-purpose CPU with a standard operating system, and to compare the results with equivalent algorithms running in an FPGA. This allows the designer to choose the most energy-efficient software vs. hardware partitioning for a given application. Compared with the current state-of-the-art, the presented platform has four distinguishing features: (i) support for both software and hardware power measurements, (ii) measurement of individual code sections in the CPU, (iii) support for dynamic clock frequencies, and (iv) improvement of measurement precision. We also demonstrate how the developed platform has been used to analyze the energy consumption of network intrusion detection algorithms aimed at detecting probing attacks.