La reciente adopción del estándar de transmisión Japonés-Brasileño de TV Digital (SBTVDT) por parte del gobierno peruano ha motivado a realizar investigaciones en torno a este estándar por su naturaleza de “estándar abierto” permitiendo cooperar con un aporte significativo para su desarrollo. Uno de los campos más interesantes en torno al SBTVD-T es el formato de compresión de video digital en el cual se basan los codificadores/decodificacores (CODEC’s). Los CODEC’s del estándar SBTVD-T utilizan el formato de compresión H.264/AVC, desarrollado por el Joint Video Team (JVT), el cual posee mayor tasa de compresión en comparación con sus predecesores debido a la alta complejidad computacional que presentan sus algoritmos. El presente trabajo de tesis trata sobre el módulo de Estimación de Movimiento que forma parte del proceso de Inter-Predicción del Codificador H.264/AVC, el cual presenta la mayor complejidad computacional de todos los procesos del Codificador H.264/AVC. Para el presente trabajo se desarrolló este módulo tomando en cuenta una de las principales innovaciones del formato H.264/AVC: el algoritmo de Estimación de Movimiento Fraccional con precisión Quarter-Pixel o 0.25 píxeles. El objetivo del presente trabajo es aplicar este algoritmo para transmisión de video digital en tiempo real considerando que será utilizado para plataformas de dispositivos portátiles cuyas características buscan reducir el consumo de energía y el espacio de hardware. Este algoritmo fue implementado en una aplicación en el entorno de programación MATLAB®, en base a un software de referencia disponible en el portal del grupo que los desarrolló, cuyos resultados se contrastaron con los obtenidos por la simulación de la arquitectura hardware. Posteriormente se diseño la arquitectura en base a artículos revisados para luego plantear modificaciones que mejoren la frecuencia de procesamiento y la optimización de la cantidad de recursos lógicos requeridos. La arquitectura fue descrita en el lenguaje de descripción de hardware VHDL, sintetizada para los dispositivos FPGA de la familia Cyclone II y Stratix II de la compañía Altera® y se realizó la verificación funcional por medio de Testbenchs utilizando la herramienta ModelSim de ALTERA. De los resultados de la síntesis de la arquitectura se obtuvo la frecuencia de operación y por simulación se verificó las cantidades de ciclos de reloj por operación, con lo que se pudo fundamentar que la arquitectura diseñada para ser implementada en un FPGA de la familia Cyclone II de la compañía ALTERA es capaz de procesar secuencias de video HDTV (1920x1080 píxeles) a una tasa de 30 cuadros por segundo, es decir en tiempo real. / Tesis

La Transformada Rápida de Fourier SplitRadix (SRFFT) es un algoritmo computacionalmente eficiente que se utiliza para calcular la Transformada Discreta de Fourier (DFT), la cual a partir de una secuencia finita de datos, obtiene otra que describe su comportamiento en el dominio de la frecuencia. Esta herramienta se utiliza en óptica, acústica, física cuántica, teorías de sistemas, tratamiento de señales, reconocimiento de voz, entre otros. / Tesis

Al implementar un algoritmo de procesamiento digital de señales en hardware es muy común encontrarse con funciones matemáticas trascendentales las cuales, en principio, se pueden implementar usando la serie de Taylor o diseñando un hardware específico para cada función. A fin de mejorar su rendimiento se desarrolló el algoritmo Coordenado Circular, Hiperbólico y Lineal (CORDIC), el cual reduce tanto el uso de compuertas lógicas como el número de iteraciones empleadas al implementar una función trascendental. / Tesis

El presente trabajo consiste en el diseño de un controlador digital para un estimulador de prótesis epiretinal que está conformada por una cámara, un procesador de video, la caja de componentes electrónicos con el controlador incluido y el arreglo de electrodos. Esta prótesis se implanta quirúrgicamente en el paciente que sufre de enfermedades degenerativas de la retina como Retinitis Pigmentosa y Degeneración Macular relacionada con la edad. Las entradas del controlador serán enviadas por un controlador global y las salidas del controlador a un estimulador que usando un arreglo de micro-electrodos estimularía directamente a las neuronas retinales saludables pasando sobre las células fotorreceptoras dañadas por la enfermedad. La forma de onda, periodo, duración, retraso de cada fase y amplitud son importantes para el correcto estimulo de las células neuronales de la retina, por estas razones se diseñó un controlador flexible basado en el diseño ITBCS13 [1] que es capaz de cambiar parámetros y formas de onda de estimulación [2, 3] de forma independiente por canal. Asimismo la corriente de estimulación debe ser bifásica debido a que reduce las cargas residuales que da˜nan el tejido de la retina, por ende la estimulación tendrá una fase catódica y anódica [4]. El controlador digital genera en cuatro canales las formas de onda Senodial, Gaussiana, Rectangular y Triangular a través de las 8 señales de entrada que recibe del controlador global: req, fase, forma onda, tiempo entre fases, tiempo descarga, amplitud, factor duración y reset. Las salidas del controlador al estimulador de cuatro canales serán las fases anódicas, catódicas y la amplitud de la onda: anódico reg , catódico reg y amplitud reg. El diseño del controlador es basado en bloques digitales, codificados por medio del lenguaje de descripción de hardware VHDL. Para realizar la verificación y validación del funcionamiento de dicha descripción se usó la simulación por medio de Testbench en VHDL, empleándose el software ModelSimAltera de la compañía Mentor Graphics [5]. Para la implementación se empleó un FPGA de la familia Cyclone II (tecnología TSMC’s 90-nm) [6]. La frecuencia de operación del controlador es de 164.69 MHz. / Tesis

Publicación a texto completo no autorizada por el autor / Describe el desarrollo de un equipo electrónico prototipo utilizando dispositivos lógicos programables complejos (CPLD’s) que controla al sistema de recepción del radar del radio observatorio de Jicamarca (ROJ). Los CPLD’s han sido programados mediante el lenguaje de descripción de hardware VHDL, utilizando para la síntesis, simulación, implementación y programación de estos dispositivos el software de distribución gratuita QUARTUS II de ALTERA. Ha sido necesario la utilización de tres CPLD’s, programados para cumplir sus propias funciones y las complementarias con los otros, motivo por el cual ha sido necesario darles la capacidad de comunicarse entre ellos. Finalmente, el prototipo ha sido sometido a pruebas y ha demostrado ser de características superiores a otro desarrollado en el ROJ denominado REX-2X y es comparable y superior en algunas de sus características al equipo comercial ECHOTEK GC214, satisface las necesidades del ROJ y cumple con las exigencias del mercado, por lo que ha tenido aceptación en otras instituciones nacionales como la Marina de Guerra del Perú y otras entidades extranjeras que se dedican a la investigación de la ionósfera, contribuyendo de esta manera con el desarrollo de la tecnología nacional. / Tesis

El presente trabajo realizó el diseño genérico y modular de una red neuronal artificial perceptron multicapa MLP orientada al reconocimiento de dígitos manuscritos en un FPGA mediante el lenguaje de descripción de hardware VHDL. El entrenamiento de esta red se realizó externo al chip, en software, mediante la herramienta de Redes Neuronales del Matlab 7.1 y utilizando como imágenes de entrenamiento la base de datos modificada del NIST (MNIST database). Con esto, se logra que el FPGA se dedique solamente a la tarea de reconocimiento, mas no al aprendizaje de la red. Si se quisiera que se cumpla con otra aplicación, bastará con su reentrenamiento en software para obtener los parámetros necesarios e introducirlos en su descripción y configuración. / Tesis

el objetivo de este trabajo de tesis es el desarrollo de un dispositivo de electroestimulación muscular portátil, ligero y de bajo costo, que permita complementar el entrenamiento físico voluntario y tonifique las fibras musculares. / La aparición de una gran cantidad de estándares para comunicaciones inalámbricas como WLAN IEEE 802.11, WIMAX, GPRS, Bluetooth, etc. ha aumentado el problema que enfrentan los diseñadores de equipos de telecomunicaciones que requieren cada vez más espacio en sus equipos para la adición de nuevos circuitos que soporten los estándares emergentes. La tecnología Software-defined radio (SDR) ha generado la atención de las telecomunicaciones debido a que ofrece una solución al problema actual. Se basa en la idea de llevar el software lo más cerca que se pueda a la antena. Pretende reeemplazar a todos los circuitos que realizan la modulación y demodulación por un algoritmo que se ejecute en un procesador de propósito general. Esta característica le da una gran flexibilidad y adaptabilidad ante la aparición de nuevos estándares. Estas dos propiedades son las que quieren aprovechar para plantear una solución al problema que existe actualmente en las comunicaciones de emergencia en nuestro país. El problema reside en la incompatibilidad de algunos equipos para poder comunicarse debido a diferencias en las bandas de operación y en algunos casos al tipo de modulación empleado. El presente trabajo pretende mostrar una alternativa tecnológica al problema mencionado utilizando la tecnología SDR. La propuesta consiste en realizar un diseño digital basado en FPGA que sea capaz de realizar la etapa de la modulación y selección de la frecuencia utilizando un código en lenguaje C. Se utiliza el CODEC WM8731 como dispositivo para la adquisición de la señal de audio que será procesada en el FPGA, para ello se utilizará la tarjeta de desarrollo Altera DE2 Development kit como hardware para realizar las pruebas respectivas. Todo el tratamiento de la señal se realizará en banda base para luego ser moduladad a la frecuencia respectiva utilizando un sintetizador digital directo. / Tesis

En la presente tesis, se realizó el diseño de una arquitectura para un sistema neurodifuso ANFIS. Se tomó en consideración un sistema de orden cero de dos entradas y una salida, que cuenta con funciones de pertenencia triangulares en los antecedentes de las reglas difusas. Además, se tuvo en cuenta que el entrenamiento del sistema es realizado fuera de línea (off-line), en MATLAB. La arquitectura diseñada se dividió en cuatro bloques: Fuzzificador, Permutador, Inferencia y Defuzzificador. Cada uno de estos bloques fue tratado como un subsistema y descrito por separado para facilitar su diseño. Posteriormente, se procedió a juntar los cuatro bloques, dando como resultado la arquitectura propuesta para el sistema neurodifuso ANFIS. Esta arquitectura fue descrita de manera modular y genérica mediante el lenguaje de descripción de hardware VHDL y fue implementada en los FPGA Spartan-3 XC3S200 de la empresa Xilinx y Cyclone II EP2C35 de la empresa Altera, utilizando las herramientas que se encuentran dentro de los entornos de desarrollo ISE 11 y Quartus II 9.1, respectivamente. El sistema diseñado fue aplicado a la generación de funciones. Primero, se eligió una función no lineal y se llevó a cabo el entrenamiento del sistema en MATLAB para obtener los parámetros de los antecedentes y consecuentes de las reglas difusas. Después, estos parámetros fueron convertidos a una representación binaria en punto-fijo complemento a dos y almacenados en las memorias ROM del código en VHDL. Finalmente, se realizaron simulaciones sobre los dos FPGA, mencionados anteriormente, para verificar la operación del sistema y poder evaluar su desempeño. Entre los resultados obtenidos, destaca que el tiempo requerido por el sistema para calcular un valor de la función es menor a 10 s (trabajando a una frecuencia de reloj de 50 MHz). Este valor es mucho menor al tiempo requerido por la aplicación en MATLAB, el cual fue de alrededor de 100 ms. / Tesis

Al implementar un algoritmo de procesamiento digital de señales en hardware es muy común encontrarse con funciones matemáticas trascendentales las cuales, en principio, se pueden implementar usando la serie de Taylor o diseñando un hardware específico para cada función. A fin de mejorar su rendimiento se desarrolló el algoritmo Coordenado Circular, Hiperbólico y Lineal (CORDIC), el cual reduce tanto el uso de compuertas lógicas como el número de iteraciones empleadas al implementar una función trascendental.

La reciente adopción del estándar de transmisión Japonés-Brasileño de TV Digital (SBTVDT) por parte del gobierno peruano ha motivado a realizar investigaciones en torno a este estándar por su naturaleza de “estándar abierto” permitiendo cooperar con un aporte significativo para su desarrollo. Uno de los campos más interesantes en torno al SBTVD-T es el formato de compresión de video digital en el cual se basan los codificadores/decodificacores (CODEC’s). Los CODEC’s del estándar SBTVD-T utilizan el formato de compresión H.264/AVC, desarrollado por el Joint Video Team (JVT), el cual posee mayor tasa de compresión en comparación con sus predecesores debido a la alta complejidad computacional que presentan sus algoritmos. El presente trabajo de tesis trata sobre el módulo de Estimación de Movimiento que forma parte del proceso de Inter-Predicción del Codificador H.264/AVC, el cual presenta la mayor complejidad computacional de todos los procesos del Codificador H.264/AVC. Para el presente trabajo se desarrolló este módulo tomando en cuenta una de las principales innovaciones del formato H.264/AVC: el algoritmo de Estimación de Movimiento Fraccional con precisión Quarter-Pixel o 0.25 píxeles. El objetivo del presente trabajo es aplicar este algoritmo para transmisión de video digital en tiempo real considerando que será utilizado para plataformas de dispositivos portátiles cuyas características buscan reducir el consumo de energía y el espacio de hardware. Este algoritmo fue implementado en una aplicación en el entorno de programación MATLAB®, en base a un software de referencia disponible en el portal del grupo que los desarrolló, cuyos resultados se contrastaron con los obtenidos por la simulación de la arquitectura hardware. Posteriormente se diseño la arquitectura en base a artículos revisados para luego plantear modificaciones que mejoren la frecuencia de procesamiento y la optimización de la cantidad de recursos lógicos requeridos. La arquitectura fue descrita en el lenguaje de descripción de hardware VHDL, sintetizada para los dispositivos FPGA de la familia Cyclone II y Stratix II de la compañía Altera® y se realizó la verificación funcional por medio de Testbenchs utilizando la herramienta ModelSim de ALTERA. De los resultados de la síntesis de la arquitectura se obtuvo la frecuencia de operación y por simulación se verificó las cantidades de ciclos de reloj por operación, con lo que se pudo fundamentar que la arquitectura diseñada para ser implementada en un FPGA de la familia Cyclone II de la compañía ALTERA es capaz de procesar secuencias de video HDTV (1920x1080 píxeles) a una tasa de 30 cuadros por segundo, es decir en tiempo real.