El presente trabajo consiste en el diseño de un controlador digital para un estimulador de prótesis epiretinal que está conformada por una cámara, un procesador de video, la caja de componentes electrónicos con el controlador incluido y el arreglo de electrodos. Esta prótesis se implanta quirúrgicamente en el paciente que sufre de enfermedades degenerativas de la retina como Retinitis Pigmentosa y Degeneración Macular relacionada con la edad. Las entradas del controlador serán enviadas por un controlador global y las salidas del controlador a un estimulador que usando un arreglo de micro-electrodos estimularía directamente a las neuronas retinales saludables pasando sobre las células fotorreceptoras dañadas por la enfermedad. La forma de onda, periodo, duración, retraso de cada fase y amplitud son importantes para el correcto estimulo de las células neuronales de la retina, por estas razones se diseñó un controlador flexible basado en el diseño ITBCS13 [1] que es capaz de cambiar parámetros y formas de onda de estimulación [2, 3] de forma independiente por canal. Asimismo la corriente de estimulación debe ser bifásica debido a que reduce las cargas residuales que da˜nan el tejido de la retina, por ende la estimulación tendrá una fase catódica y anódica [4]. El controlador digital genera en cuatro canales las formas de onda Senodial, Gaussiana, Rectangular y Triangular a través de las 8 señales de entrada que recibe del controlador global: req, fase, forma onda, tiempo entre fases, tiempo descarga, amplitud, factor duración y reset. Las salidas del controlador al estimulador de cuatro canales serán las fases anódicas, catódicas y la amplitud de la onda: anódico reg , catódico reg y amplitud reg. El diseño del controlador es basado en bloques digitales, codificados por medio del lenguaje de descripción de hardware VHDL. Para realizar la verificación y validación del funcionamiento de dicha descripción se usó la simulación por medio de Testbench en VHDL, empleándose el software ModelSimAltera de la compañía Mentor Graphics [5]. Para la implementación se empleó un FPGA de la familia Cyclone II (tecnología TSMC’s 90-nm) [6]. La frecuencia de operación del controlador es de 164.69 MHz.

La Transformada Rápida de Fourier SplitRadix (SRFFT) es un algoritmo computacionalmente eficiente que se utiliza para calcular la Transformada Discreta de Fourier (DFT), la cual a partir de una secuencia finita de datos, obtiene otra que describe su comportamiento en el dominio de la frecuencia. Esta herramienta se utiliza en óptica, acústica, física cuántica, teorías de sistemas, tratamiento de señales, reconocimiento de voz, entre otros.

El presente trabajo realizó el diseño genérico y modular de una red neuronal artificial perceptron multicapa MLP orientada al reconocimiento de dígitos manuscritos en un FPGA mediante el lenguaje de descripción de hardware VHDL. El entrenamiento de esta red se realizó externo al chip, en software, mediante la herramienta de Redes Neuronales del Matlab 7.1 y utilizando como imágenes de entrenamiento la base de datos modificada del NIST (MNIST database). Con esto, se logra que el FPGA se dedique solamente a la tarea de reconocimiento, mas no al aprendizaje de la red. Si se quisiera que se cumpla con otra aplicación, bastará con su reentrenamiento en software para obtener los parámetros necesarios e introducirlos en su descripción y configuración.

En la presente tesis, se realizó el diseño de una arquitectura para un sistema neurodifuso ANFIS. Se tomó en consideración un sistema de orden cero de dos entradas y una salida, que cuenta con funciones de pertenencia triangulares en los antecedentes de las reglas difusas. Además, se tuvo en cuenta que el entrenamiento del sistema es realizado fuera de línea (off-line), en MATLAB. La arquitectura diseñada se dividió en cuatro bloques: Fuzzificador, Permutador, Inferencia y Defuzzificador. Cada uno de estos bloques fue tratado como un subsistema y descrito por separado para facilitar su diseño. Posteriormente, se procedió a juntar los cuatro bloques, dando como resultado la arquitectura propuesta para el sistema neurodifuso ANFIS. Esta arquitectura fue descrita de manera modular y genérica mediante el lenguaje de descripción de hardware VHDL y fue implementada en los FPGA Spartan-3 XC3S200 de la empresa Xilinx y Cyclone II EP2C35 de la empresa Altera, utilizando las herramientas que se encuentran dentro de los entornos de desarrollo ISE 11 y Quartus II 9.1, respectivamente. El sistema diseñado fue aplicado a la generación de funciones. Primero, se eligió una función no lineal y se llevó a cabo el entrenamiento del sistema en MATLAB para obtener los parámetros de los antecedentes y consecuentes de las reglas difusas. Después, estos parámetros fueron convertidos a una representación binaria en punto-fijo complemento a dos y almacenados en las memorias ROM del código en VHDL. Finalmente, se realizaron simulaciones sobre los dos FPGA, mencionados anteriormente, para verificar la operación del sistema y poder evaluar su desempeño. Entre los resultados obtenidos, destaca que el tiempo requerido por el sistema para calcular un valor de la función es menor a 10 s (trabajando a una frecuencia de reloj de 50 MHz). Este valor es mucho menor al tiempo requerido por la aplicación en MATLAB, el cual fue de alrededor de 100 ms.

La aparición de una gran cantidad de estándares para comunicaciones inalámbricas como WLAN IEEE 802.11, WIMAX, GPRS, Bluetooth, etc. ha aumentado el problema que enfrentan los diseñadores de equipos de telecomunicaciones que requieren cada vez más espacio en sus equipos para la adición de nuevos circuitos que soporten los estándares emergentes. La tecnología Software-defined radio (SDR) ha generado la atención de las telecomunicaciones debido a que ofrece una solución al problema actual. Se basa en la idea de llevar el software lo más cerca que se pueda a la antena. Pretende reeemplazar a todos los circuitos que realizan la modulación y demodulación por un algoritmo que se ejecute en un procesador de propósito general. Esta característica le da una gran flexibilidad y adaptabilidad ante la aparición de nuevos estándares. Estas dos propiedades son las que quieren aprovechar para plantear una solución al problema que existe actualmente en las comunicaciones de emergencia en nuestro país. El problema reside en la incompatibilidad de algunos equipos para poder comunicarse debido a diferencias en las bandas de operación y en algunos casos al tipo de modulación empleado. El presente trabajo pretende mostrar una alternativa tecnológica al problema mencionado utilizando la tecnología SDR. La propuesta consiste en realizar un diseño digital basado en FPGA que sea capaz de realizar la etapa de la modulación y selección de la frecuencia utilizando un código en lenguaje C. Se utiliza el CODEC WM8731 como dispositivo para la adquisición de la señal de audio que será procesada en el FPGA, para ello se utilizará la tarjeta de desarrollo Altera DE2 Development kit como hardware para realizar las pruebas respectivas. Todo el tratamiento de la señal se realizará en banda base para luego ser moduladad a la frecuencia respectiva utilizando un sintetizador digital directo.

[ES] La utilización de sistemas empotrados en cada vez más ámbitos de aplicación está llevando a que su diseño deba enfrentarse a mayores requisitos de rendimiento, consumo de energía y área (PPA). Asimismo, su utilización en aplicaciones críticas provoca que deban cumplir con estrictos requisitos de confiabilidad para garantizar su correcto funcionamiento durante períodos prolongados de tiempo. En particular, el uso de dispositivos lógicos programables de tipo FPGA es un gran desafío desde la perspectiva de la confiabilidad, ya que estos dispositivos son muy sensibles a la radiación. Por todo ello, la confiabilidad debe considerarse como uno de los criterios principales para la toma de decisiones a lo largo del todo flujo de diseño, que debe complementarse con diversos procesos que permitan alcanzar estrictos requisitos de confiabilidad. Primero, la evaluación de la robustez del diseño permite identificar sus puntos débiles, guiando así la definición de mecanismos de tolerancia a fallos. Segundo, la eficacia de los mecanismos definidos debe validarse experimentalmente. Tercero, la evaluación comparativa de la confiabilidad permite a los diseñadores seleccionar los componentes prediseñados (IP), las tecnologías de implementación y las herramientas de diseño (EDA) más adecuadas desde la perspectiva de la confiabilidad. Por último, la exploración del espacio de diseño (DSE) permite configurar de manera óptima los componentes y las herramientas seleccionados, mejorando así la confiabilidad y las métricas PPA de la implementación resultante. Todos los procesos anteriormente mencionados se basan en técnicas de inyección de fallos para evaluar la robustez del sistema diseñado. A pesar de que existe una amplia variedad de técnicas de inyección de fallos, varias problemas aún deben abordarse para cubrir las necesidades planteadas en el flujo de diseño. Aquellas soluciones basadas en simulación (SBFI) deben adaptarse a los modelos de nivel de implementación, teniendo en cuenta la arquitectura de los diversos componentes de la tecnología utilizada. Las técnicas de inyección de fallos basadas en FPGAs (FFI) deben abordar problemas relacionados con la granularidad del análisis para poder localizar los puntos débiles del diseño. Otro desafío es la reducción del coste temporal de los experimentos de inyección de fallos. Debido a la alta complejidad de los diseños actuales, el tiempo experimental dedicado a la evaluación de la confiabilidad puede ser excesivo incluso en aquellos escenarios más simples, mientras que puede ser inviable en aquellos procesos relacionados con la evaluación de múltiples configuraciones alternativas del diseño. Por último, estos procesos orientados a la confiabilidad carecen de un soporte instrumental que permita cubrir el flujo de diseño con toda su variedad de lenguajes de descripción de hardware, tecnologías de implementación y herramientas de diseño. Esta tesis aborda los retos anteriormente mencionados con el fin de integrar, de manera eficaz, estos procesos orientados a la confiabilidad en el flujo de diseño. Primeramente, se proponen nuevos métodos de inyección de fallos que permiten una evaluación de la confiabilidad, precisa y detallada, en diferentes niveles del flujo de diseño. Segundo, se definen nuevas técnicas para la aceleración de los experimentos de inyección que mejoran su coste temporal. Tercero, se define dos estrategias DSE que permiten configurar de manera óptima (desde la perspectiva de la confiabilidad) los componentes IP y las herramientas EDA, con un coste experimental mínimo. Cuarto, se propone un kit de herramientas que automatiza e incorpora con eficacia los procesos orientados a la confiabilidad en el flujo de diseño semicustom. Finalmente, se demuestra la utilidad y eficacia de las propuestas mediante un caso de estudio en el que se implementan tres procesadores empotrados en un FPGA de Xilinx serie 7. / [CA] La utilització de sistemes encastats en cada vegada més àmbits d'aplicació està portant al fet que el seu disseny haja d'enfrontar-se a majors requisits de rendiment, consum d'energia i àrea (PPA). Així mateix, la seua utilització en aplicacions crítiques provoca que hagen de complir amb estrictes requisits de confiabilitat per a garantir el seu correcte funcionament durant períodes prolongats de temps. En particular, l'ús de dispositius lògics programables de tipus FPGA és un gran desafiament des de la perspectiva de la confiabilitat, ja que aquests dispositius són molt sensibles a la radiació. Per tot això, la confiabilitat ha de considerar-se com un dels criteris principals per a la presa de decisions al llarg del tot flux de disseny, que ha de complementar-se amb diversos processos que permeten aconseguir estrictes requisits de confiabilitat. Primer, l'avaluació de la robustesa del disseny permet identificar els seus punts febles, guiant així la definició de mecanismes de tolerància a fallades. Segon, l'eficàcia dels mecanismes definits ha de validar-se experimentalment. Tercer, l'avaluació comparativa de la confiabilitat permet als dissenyadors seleccionar els components predissenyats (IP), les tecnologies d'implementació i les eines de disseny (EDA) més adequades des de la perspectiva de la confiabilitat. Finalment, l'exploració de l'espai de disseny (DSE) permet configurar de manera òptima els components i les eines seleccionats, millorant així la confiabilitat i les mètriques PPA de la implementació resultant. Tots els processos anteriorment esmentats es basen en tècniques d'injecció de fallades per a poder avaluar la robustesa del sistema dissenyat. A pesar que existeix una àmplia varietat de tècniques d'injecció de fallades, diverses problemes encara han d'abordar-se per a cobrir les necessitats plantejades en el flux de disseny. Aquelles solucions basades en simulació (SBFI) han d'adaptar-se als models de nivell d'implementació, tenint en compte l'arquitectura dels diversos components de la tecnologia utilitzada. Les tècniques d'injecció de fallades basades en FPGAs (FFI) han d'abordar problemes relacionats amb la granularitat de l'anàlisi per a poder localitzar els punts febles del disseny. Un altre desafiament és la reducció del cost temporal dels experiments d'injecció de fallades. A causa de l'alta complexitat dels dissenys actuals, el temps experimental dedicat a l'avaluació de la confiabilitat pot ser excessiu fins i tot en aquells escenaris més simples, mentre que pot ser inviable en aquells processos relacionats amb l'avaluació de múltiples configuracions alternatives del disseny. Finalment, aquests processos orientats a la confiabilitat manquen d'un suport instrumental que permeta cobrir el flux de disseny amb tota la seua varietat de llenguatges de descripció de maquinari, tecnologies d'implementació i eines de disseny. Aquesta tesi aborda els reptes anteriorment esmentats amb la finalitat d'integrar, de manera eficaç, aquests processos orientats a la confiabilitat en el flux de disseny. Primerament, es proposen nous mètodes d'injecció de fallades que permeten una avaluació de la confiabilitat, precisa i detallada, en diferents nivells del flux de disseny. Segon, es defineixen noves tècniques per a l'acceleració dels experiments d'injecció que milloren el seu cost temporal. Tercer, es defineix dues estratègies DSE que permeten configurar de manera òptima (des de la perspectiva de la confiabilitat) els components IP i les eines EDA, amb un cost experimental mínim. Quart, es proposa un kit d'eines (DAVOS) que automatitza i incorpora amb eficàcia els processos orientats a la confiabilitat en el flux de disseny semicustom. Finalment, es demostra la utilitat i eficàcia de les propostes mitjançant un cas d'estudi en el qual s'implementen tres processadors encastats en un FPGA de Xilinx serie 7. / [EN] Embedded systems are steadily extending their application areas, dealing with increasing requirements in performance, power consumption, and area (PPA). Whenever embedded systems are used in safety-critical applications, they must also meet rigorous dependability requirements to guarantee their correct operation during an extended period of time. Meeting these requirements is especially challenging for those systems that are based on Field Programmable Gate Arrays (FPGAs), since they are very susceptible to Single Event Upsets. This leads to increased dependability threats, especially in harsh environments. In such a way, dependability should be considered as one of the primary criteria for decision making throughout the whole design flow, which should be complemented by several dependability-driven processes. First, dependability assessment quantifies the robustness of hardware designs against faults and identifies their weak points. Second, dependability-driven verification ensures the correctness and efficiency of fault mitigation mechanisms. Third, dependability benchmarking allows designers to select (from a dependability perspective) the most suitable IP cores, implementation technologies, and electronic design automation (EDA) tools. Finally, dependability-aware design space exploration (DSE) allows to optimally configure the selected IP cores and EDA tools to improve as much as possible the dependability and PPA features of resulting implementations. The aforementioned processes rely on fault injection testing to quantify the robustness of the designed systems. Despite nowadays there exists a wide variety of fault injection solutions, several important problems still should be addressed to better cover the needs of a dependability-driven design flow. In particular, simulation-based fault injection (SBFI) should be adapted to implementation-level HDL models to take into account the architecture of diverse logic primitives, while keeping the injection procedures generic and low-intrusive. Likewise, the granularity of FPGA-based fault injection (FFI) should be refined to the enable accurate identification of weak points in FPGA-based designs. Another important challenge, that dependability-driven processes face in practice, is the reduction of SBFI and FFI experimental effort. The high complexity of modern designs raises the experimental effort beyond the available time budgets, even in simple dependability assessment scenarios, and it becomes prohibitive in presence of alternative design configurations. Finally, dependability-driven processes lack an instrumental support covering the semicustom design flow in all its variety of description languages, implementation technologies, and EDA tools. Existing fault injection tools only partially cover the individual stages of the design flow, being usually specific to a particular design representation level and implementation technology. This work addresses the aforementioned challenges by efficiently integrating dependability-driven processes into the design flow. First, it proposes new SBFI and FFI approaches that enable an accurate and detailed dependability assessment at different levels of the design flow. Second, it improves the performance of dependability-driven processes by defining new techniques for accelerating SBFI and FFI experiments. Third, it defines two DSE strategies that enable the optimal dependability-aware tuning of IP cores and EDA tools, while reducing as much as possible the robustness evaluation effort. Fourth, it proposes a new toolkit (DAVOS) that automates and seamlessly integrates the aforementioned dependability-driven processes into the semicustom design flow. Finally, it illustrates the usefulness and efficiency of these proposals through a case study consisting of three soft-core embedded processors implemented on a Xilinx 7-series SoC FPGA. / Tuzov, I. (2020). Dependability-driven Strategies to Improve the Design and Verification of Safety-Critical HDL-based Embedded Systems [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/159883