La complexité des systèmes électroniques ne cesse d’augmenter, tout comme la tendance actuelle de miniaturisation des transistors. La fiabilité est ainsi devenue un continuel défi. Les environnements hostiles caractérisés par des conditions extrêmes de hautes températures affectent le bon fonctionnement des systèmes. Pour les composants de stockage de données, la température est considérée comme une menace pour la fiabilité. Le développement de techniques de suivi et de contrôle devient ainsi essentiel afin de garantir la fiabilité des mémoires volatiles et non volatiles. Dans le cadre de ma thèse, je me suis intéressée à deux types de mémoires : les mémoires NAND Flash et les mémoires SRAM. Pour contrôler les effets de la température sur les mémoires Flash, une solution basée sur l’utilisation d’un timer a été proposée afin de réduire la fréquence de rafraîchissement de ces mémoires tout en continuant à garantir l’intégrité de l’information stockée. Pour les mémoires SRAM, l’effet de la température sur la vulnérabilité par rapport aux événements singuliers (SEU) a été étudiée. Une étude comparative sur l’apparition des SEU a été menée avec différentes températures pour des cellules standards 6T-SRAM et des cellules de stockage durcies (DICE). Enfin, une méthode statistique et une approximation calculatoire basées sur des opérations de vérification périodique ont été proposées afin d’améliorer le taux d’erreurs (RBER) tolérable dans des SSDs de type Entreprise à base de mémoires Flash. / With the constant increase of microelectronic systems complexity and the continual scaling of transistors, reliability remains one of the main challenges. Harsh environments, with extreme conditions of high temperature and thermal cycling, alter the proper functioning of systems. For data storage devices, high temperature is considered as a main reliability threat. Therefore, it becomes essential to develop monitoring techniques to guarantee the reliability of volatile and non-volatile memories over an entire range of operating temperatures. In the frame of this thesis, I focus my studies on two types of memories: NAND Flash memories and SRAM. To monitor the effects of temperature in NAND Flash Memories, a timer-based solution is proposed in order to reduce the refresh frequency and continue to guarantee the integrity of data. For SRAM memories, the effect of temperature on Single Event Upset (SEU) sensitivity is studied. A comparative study on SEU occurrence under different temperatures is conducted for standard 6T-SRAM cells and hardened Dual Interlocked Storage Cells (DICE). Finally, statistical and computational approximation techniques based on periodic check operations are proposed in order to improve the tolerated Raw Bit Error Rate (RBER) in enterprise-class Flash based SSDs.

Les deux principales limitations des mémoires non-volatiles de type Flash à stockage de charges dans des nanocristaux en silicium sont la faible fenêtre mémoire et la dispersion des caractéristiques électriques due à la dispersion en taille des nanocristaux. Dans cette thèse, plusieurs solutions sont étudiées afin de remédier à ces deux défauts. Afin d'augmenter la fenêtre de programmation, une première approche consiste à augmenter la densité de stockage de charges grâce à l'utilisation d'une double couche de nanocristaux en silicium. Le fonctionnement et les performances électriques de ces dispositifs mémoires sont étudiés puis interprétés grâce à un modèle analytique. Une seconde approche, plus amont, consiste à utiliser des nanocristaux métalliques pour augmenter la quantité de charges piégées dans les nanocristaux. Le dépôt, la passivation et l'intégration de nanocristaux à caractère métallique (Pt, TiN, W) en tant que grille flottante dans un dispositif mémoire sont ainsi réalisés. Enfin, l'organisation " bottom-up " des nanocristaux est proposée comme une solution à la dispersion des caractéristiques électriques des dispositifs mémoires. Un procédé original de transfert et de gravure d'un masque auto-organisé à base de copolymères diblocs est développé.

Les deux principales limitations des mémoires non-volatiles de type Flash à stockage de charges dans des nanocristaux en silicium sont la faible fenêtre mémoire et la dispersion des caractéristiques électriques due à la dispersion en taille des nanocristaux. Dans cette thèse, plusieurs solutions sont étudiées afin de remédier à ces deux défauts. Afin d'augmenter la fenêtre de programmation, une première approche consiste à augmenter la densité de stockage de charges grâce à l'utilisation d'une double couche de nanocristaux en silicium. Le fonctionnement et les performances électriques de ces dispositifs mémoires sont étudiés puis interprétés grâce à un modèle analytique. Une seconde approche, plus amont, consiste à utiliser des nanocristaux métalliques pour augmenter la quantité de charges piégées dans les nanocristaux. Le dépôt, la passivation et l'intégration de nanocristaux à caractère métallique (Pt, TiN, W) en tant que grille flottante dans un dispositif mémoire sont ainsi réalisés. Enfin, l'organisation « bottom-up » des nanocristaux est proposée comme une solution à la dispersion des caractéristiques électriques des dispositifs mémoires. Un procédé original de transfert et de gravure d'un masque auto-organisé à base de copolymères diblocs est développé. / The two main limitations of Flash nonvolatile memories charge storage in silicon nanocrystals are the small memory window and the dispersion of electrical characteristics due to the size dispersion of nanocrystals. In this thesis, several solutions are studied in order to remedy these defects. In order to increase the programming window, a first approach is to increase the density of charges stored in the device through the use of a double layer of silicon nanocrystals. The operation and electrical performance of these memory devices are studied and interpreted through an analytical model. A second approach, more upstream, is the use of metallic nanocrystals to increase the amount of trapped charges in the nanocrystals. Deposition, passivation and integration of metal nanocrystals (Pt, TiN, W) as a floating gate in a memory device have been realized. Finally, the "bottom-up" organisation of nanocrystals is proposed as a solution to the dispersion of electrical characteristics of memory devices. An original process for transferring a self-organized diblock copolymer mask into a hard mask is developed and used to etch nanocrystals with small size dispersion.

Ce travail de thèse porte sur l'intégration de matériaux de haute constante diélectrique (High-k) en tant que diélectrique interpoly dans les mémoires non volatiles de type Flash. L'objectif est de déterminer quel matériaux High-k seraient des candidats probables au remplacement de l'empilement ONO utilisé en tant que diélectrique interpoly. Une gamme de matériaux high-k ont été étudiés via des caractérisations électriques (I-V, C-V, statistique de claquage…) et physiques (TEM, EDX, XPS…) afin d'éliminer les matériaux ne répondant pas au cahier des charges d'un diélectrique interpoly. Les difficultés et les obstacles liés a l'intégration de matériaux High-k dans une chaine de procédés de fabrication de mémoires Flash ont été pris en compte, et des solutions ont été proposées. / The work of this thesis is on integration of high dielectric constant materials (High-k) as dielectric interpoly in Flash non volatile memories. The objective is to determine which High-k materials are suitable as interpoly dielectric in place of the ONO stack currently used. A range of High-k materials have been studied by electrical characterizations (I-V, C-V, breakdown statistics…) and physical characterizations (TEM, EDX, XPS…) in order to select those with the best properties for an interpoly dielectric. The difficulties in integration of High-k materials in a Flash memory process flow have been taken in account and solutions have been proposed.

Les mémoires flash sont intégrées dans presque tous les aspects de la vie moderne car leurs uns et zéros représentent les données stockées sur les cartes à puce et dans les capteurs qui nous entourent. Dans les mémoires flash à grille flottante ces données sont représentées par la quantité de charge stockée sur une grille en poly-Si, isolée par un oxyde tunnel et un diélectrique entre grilles (IGD). Au fur et à mesure que les chercheurs et les ingénieurs de l'industrie microélectronique poussent continuellement les limites de mise à l'échelle, la capacité des dispositifs à contenir leurs informations risque de devenir compromise. Même la perte d'un électron par jour est trop élevée et entraînerait l'absence de conservation des données pendant dix ans. Étant trop faibles, les courants de fuite sont impossible à mesurer directement. Cette thèse présente une nouvelle méthode, la séparation du stress aux oxydes (OSS), pour mesurer ces courants en suivant les changements de la tension de seuil de la cellule flash. La nouveauté de la technique est que les conditions de polarisation sont sélectionnées afin que le stress se produise entièrement dans l'IGD, permettant la reconstruction d'une courbe IV de l'IGD à des tensions faibles. Cette thèse décrit également les changements de processus nécessaires pour intégrer la première mémoire flash embarquée de 40 nm basée sur un IGD d'alumine, en remplacement du SiO2/ Si3N4/SiO2 standard. L'intérêt pour les matériaux high-k vient de la motivation de créer un IGD qui est électriquement mince pour augmenter le couplage tout en étant physiquement épais pour bloquer le transport de charge. Comme la flash intégrée au noeud de 40 nm se rapproche de la production, l'approche à prendre dans les nœuds futurs doit également être discutée. Cela fournit la motivation pour le chapitre final de la thèse qui traite de la co-intégration des différents IGD avec des dispositifs logiques ayant les gilles « high-k metal » nécessaires à 28 nm et au-delà. / Flash memory circuits are embedded in almost every aspect of modern life as their ones and zeros represent the data that is stored on smart cards and in the sensors around us. In floating gate flash memories this data is represented by the amount of charge stored on a poly-Si gate, isolated by a tunneling oxide and an Inter Gate Dielectric (IGD). As the microelectronics industry’s researchers and engineering continuously push the scaling limits, the ability of the devices to hold their information may become compromised. Even the loss of one electron per day is too much and would result in the failure to retain the data for ten years. At such low current densities, the direct measurement of the leakage current is impossible. This thesis presents a new way, Oxide Stress Separation, to measure these currents by following the changes in the threshold voltage of the flash cell. The novelty of the technique is that the biasing conditions are selected such that the stress occurs entirely in the IGD, allowing for the reconstruction of an IV curve of the IGD at low biases. This thesis also describes the process changes necessary to integrate the world’s first 40 nm embedded flash based on an alumina IGD, in replacement of the standard SiO2/Si3N4/SiO2. The interest in high-k materials comes from the motivation to make an IGD that is electrically thin to increase coupling while being physically thick to block charge transport. As embedded flash at the 40 nm node nears production, the approach to be taken in future nodes must also be discussed. This provides the motivation for the final chapter of the thesis which discusses the co-integration of the different IGDs with logic devices having the high-k metal gates necessary at 28 nm and beyond.