L'efficacité énergétique est devenue une métrique clé de la performance des systèmes sur puce numériques, en particulier pour les applications tirant leur énergie de batteries ou de l'environnement. La miniaturisation technologique n'est plus suffisante pour atteindre les niveaux de consommation requis. Ce travail de recherche propose ainsi de nouvelles conceptions de circuits pour la génération d'horloge flexible, la mesure de puissance et de température ainsi que l'intégration de ces blocs au sein de systèmes sur puce complets.Le multiplieur de fréquence innovant en boucle ouverte proposé permet l'adaptation rapide de la fréquence générée (53MHz 0.5V - 889MHz 0.9 V). Sa surface réduite (981µm2) et faible consommation (0.45pJ/cycle à 0.5 V) facilitent son intégration dans des systèmes à basse consommation. Le capteur de puissance instrumente un convertisseur de tension switched-capacitor; validé sur deux architectures différentes, il permet une mesure de la puissance d'entrée et de sortie avec une précision de 2.5% à 6%. Enfin, un nouveau principe de capteur de température est proposé. Il exploite une méthode de calibration par body-biasing sur caisson n et un système numérique intégré pour la compensation de non-linéarité. Enfin, cette thèse illustre la manière dont ces circuits peuvent être intégrés pour assurer la gestion de consommation de systèmes complexes. Un travail de modélisation du body-biasing est proposé, illustrant sa complémentarité avec la gestion de tension d'alimentation. Puis trois exemples de stratégies de gestion de la consommation sont proposées au sein de systèmes complets. / Energy efficiency has become a key metric for digital SoC, especially for applications relying on batteries or energy harvesting. Hence, this work proposes new designs for on-chip flexible clock generator, power monitor and temperature sensor as well as the integration of those blocks within complete SoC.The novel open-loop clock multiplier architecture enables fast frequency scaling and is implemented to operate on the same voltage-frequency range as a digital core ((53MHz 0.5V - 889MHz 0.9 V). The achieved extremely low area (981µm2) and power consumption 0.45pJ/cycle 0.5 V) also ease its integration within low power SoC. The proposed power monitor instruments switched capacitor DC-DC converters, which are standard components of low voltage SoCs. The monitor has been demonstrated over two different converters topologies and provides a measurement of both the converter input and output power within 2.5% to 6% accuracy. Last, a new principle of temperature sensor is proposed. It leverages single n well body-biasing for calibration and integrated digital logic for large non-linearity correction. It is expected to achieve within 1C accuracy 0.1nJ / sample and 225 µm2 probe area. Then, this work illustrates how those circuits can be integrated within complex SoCs power management strategies. First, a modeling study of body biasing highlights the benefits it can provide in complement to voltage scaling, accounting for a wide temperature range. Last, three example of power management are proposed at SoC level.

La forte augmentation du nombre de terminaux connectés ces dernières années et l'utilisation croissante des technologies de communication impacte de manière non négligeable la facture énergétique. Pour enrayer cette augmentation de la consommation énergétique, il devient primordial de pouvoir comparer en termes de consommation les algorithmes de communications numériques, afin de développer l'architecture de transmission la moins énergivore. Dans cette thèse, la couche physique des standards Wi-Fi IEEE 802.11ac est analysée sous un angle énergétique. La puissance dissipée dans les circuits pour faire fonctionner les algorithmes de traitement de signal est prise en compte en plus de la puissance d'émission d'antenne classique. La méthodologie mise en œuvre inclut à la fois des simulations et des développements sur plateforme matérielle (FPGA), permettant d'obtenir des évaluations de la consommation plus réalistes. Nous avons dans un premier temps analysé de façon isolée les éléments composant les chaines de communications numériques. Puis nous avons intégré les périodes d'activité et d'inactivité de chaque élément dans le calcul de la consommation énergétique globale des chaines. Nous proposons une méthode pratique et efficace d'estimation de la consommation, incluant une base de données issue de simulations, et une analyse théorique des taux d'activité de chaque élément de la chaine. Ces résultats permettent d'analyser la répartition de la consommation en puissance des éléments composant les émetteurs et les récepteurs, et de comparer diverses architectures et jeux de paramètres. En particulier, nous avons évalué l'impact de deux architectures de Transformées de Fourier Rapides sur la consommation globale du système. / The strong increase of the number of connected devices in recent years and the increasing use of communication technologies has a significant impact on the energy bill. To stop the increase in energy consumption, it is essential to be able to compare the digital communication algorithms in terms of consumption, in order to develop the most energy-efficient transmission architecture.In this thesis, the IEEE 802.11ac Wi-Fi standard of physical layer is analyzed at an energy point of view. The power dissipated in the circuits for operating the signal processing algorithms is taken into account in addition to the antenna transmission power. The implemented methodology includes both simulations and developments on a hardware platform (FPGAs), resulting in more realistic consumption assessments.First, we analyzed separately the components of the digital communications chains. Then we integrated the periods of activity and inactivity of each element in the calculation of the global energy consumption of the chains. We propose a practical and efficient method of estimating consumption, including a database derived from simulations, and a theoretical analysis of the activity rates of each element of the chain.These results make it possible to analyze the distribution of the power consumption of the elements composing transmitters and receivers, and to compare various architectures and sets of parameters. In particular, we evaluated the impact of two Fast Fourier Transform architectures on overall system consumption.