A tecnologia CMOS tem sido amplamente usada na fabricação de circuitos integrados durante ás últimas décadas. Embora, os efeitos de canal curto na região sub-limiar restringem a diminuição do comprimento do canal. Com o uso de dispositivos FinFET, o escalamento continua devido à redução dos efeitos de canal curto, permitindo manter a tendência predecida pela lei de Moore. Um dispositivo derivado do FinFET, conhecido como IG FinFET, possui propriedades que são úteis no projeto de portas lógicas combinacionais. Com dispositivos de gates independentes (IG), arranjos de transistores série/paralelo podem ser realizadas utilizando um único transistor, porém, existe um impacto no atraso e no consumo das redes lógicas resultantes. Neste trabalho, é apresentada uma análise elétrica de atraso e consumo de redes lógicas compactadas usando dispositivos IG FinFET. Diferentes topologias de implementação derivadas da operação de gates independentes foram testadas por meio de simulações elétricas e os resultados mostram que existe um compromisso entre o consumo de potência e o atraso de propagação das redes resultantes. Também foi realizado um estudo do comportamento transiente, descrevendo analíticamente o impacto do atraso devido à redução do número de transistores. A análise realizada anteriormente, foi utilizada para calcular o atraso do caminho crítico de um circuito lógico, mostrando a sua utilidade na análise de atraso em circuitos digitais. / The CMOS planar technology has been used in fabrication of integrated circuits in the last decades. However, short channel effects in the subthreshold operation region are becoming a critical restriction to the channel length reduction. With the use of FinFET devices, the scaling increases due to the reduction of short channel effects. The origin of the FinFET arises from the scaling limitations of planar devices, reducing the short-channel effects and continuing the scaling predicted by the Moore’s Law. A variation of the standard FinFET device is the independent-gate FinFET device (IG FinFET), in which two independently connected gates control an unique channel. In this work, the independentgate device was explored as a circuit element used for the implementation of different combinational logic networks. With independently connected gates, series/parallel arrays could be performed using a single device, but with direct impact in the electrical performance of logic gates. In this work, it is presented the electrical analysis in terms of signal delay propagation and energy consumption of compacted transistor networks. Different topologies derived from the independent-gate operation were tested through electrical simulations and the results demonstrate the existing trade-off between these two parameters. Also, an analytical delay expression was derived for logic networks which use IG FinFETs, deriving analytical expressions for the impact of reducing arrays of series transistors in logic networks. The analytical model for IG devices was tested in a logic data path and compared to SPICE simulation results, showing its utility for the timing analysis of digital circuits.

O projeto de sistemas intrachip (SoCs) é uma atividade de alto grau de complexidade, dados a dimensão de SoCs, na ordem do bilhão de transistores, os requisitos de tempo de desenvolvimento e de consumo de energia, entre outros fatores. A forma de dominar a complexidade de projeto de SoCs inclui dividir a funcionalidade do sistema em módulos de menor complexidade, denominados de núcleos de propriedade intelectual (núcleos IP), interligados por uma infra-estrutura de comunicação. Enquanto núcleos IP podem ser reusados de outros projetos ou adquiridos de terceiros, a infra-estrutura de comunicação deve sempre ser desenvolvida de forma personalizada para cada SoC. O presente trabalho volta-se para o projeto de infraestruturas de comunicação eficientes. Questões importantes neste contexto são a eficiência da comunicação, refletida e.g. em medidas de vazão e latência, a redução de área de silício para implementar a comunicação, e a redução da energia consumida na comunicação. Estas questões dependem da escolha da infra-estrutura de comunicação. Barramentos são as infra-estruturas mais usadas nas comunicações intrachip, mas têm sido consideradas como pouco adequadas para servir a necessidade de comunicação de SoCs futuros. Redes intrachip vêm emergindo como um possível melhor candidato. Nesta infra-estrutura de comunicação, um problema a ser resolvido é o posicionamento relativo de núcleos IP dentro da rede, visando otimizar desempenho e reduzir o consumo de energia, no que se denomina aqui problema de mapeamento. Dada a complexidade deste problema, considera-se fundamental dispor de modelos para capturar as características da infra-estrutura de comunicação, bem como da aplicação que a emprega A principal contribuição deste trabalho é propor e avaliar um conjunto de modelos de computação voltados para a solução do problema de mapeamento de núcleos de propriedade intelectual sobre uma infra-estrutura de comunicação. Três modelos são propostos (CDM, CDCM e ECWM) e comparados, entre si e com três outros disponíveis na literatura (CWM, CTM e ACPM). Embora os modelos sejam genéricos, os estudos de caso restringem-se aqui a infra-estruturas de comunicação do tipo rede intrachip. Dada a diversidade de modelos de mapeamento, propõe-se uma segunda contribuição, o metamodelo Quantidade, Ordem, Dependência (QOD), que relaciona modelos de mapeamento usando os critérios expressos na denominação QOD. Considerando o alto grau de abstração dos modelos empregados, julga-se necessário prover uma conexão com níveis inferiores da hierarquia de projeto. Neste sentido, uma terceira contribuição original do presente trabalho é a proposta de modelos de consumo de energia e tempo de comunicação para redes intrachip. Visando demonstrar a validade de todos os modelos propostos, foram desenvolvidos métodos de uso destes na solução do problema de mapeamento, o que constitui uma quarta contribuição. Estes métodos incluem algoritmos de mapeamento, estimativas de tempo de execução, consumo de energia e caminhos críticos em infra-estruturas de comunicação. Como quinta contribuição, propõe-se o framework CAFES, que integra os métodos desenvolvidos e os modelos de mapeamento em algoritmos computacionais. Uma última contribuição do presente trabalho é um método habilitando a estimativa de consumo de energia para infra-estruturas de comunicação e sua implementação como uma ferramenta computacional.

Esta dissertação enquadra-se em um processo de busca de soluções para a geração do leiaute de circuitos integrados que permitam aumentar a qualidade da previsibilidade do comportamento de um circuito após a sua implementação. Isso é importante face ao crescimento dos problemas referentes aos efeitos elétricos adversos que surgem em nanocircuitos, tais como eletromigração, efeito antena, contatos mal formados e outros, assim como o aumento da variabilidade do processo de fabricação em tecnologias submicrônicas. O foco deste trabalho de pesquisa é a busca de soluções regulares através do uso de matrizes de portas lógicas. A experimentação efetuada realiza a geração de uma matriz de portas NAND que viabiliza a implementação de equações lógicas mapeadas para redes de portas NAND e inversores, admitindo-se a parametrização do fanout máximo. Foi desenvolvida uma ferramenta de CAD, o MARTELO, que permite efetuar a geração automática de matrizes de portas lógicas, sendo que a versão inicial está voltada para a geração de matrizes com portas NAND em tecnologia CMOS. Os experimentos efetuados revelam que esta técnica é promissora, sendo apresentados alguns dos resultados obtidos.

Este trabalho se insere na área de teste de sistemas de hardware. O alvo principal é o estudo do comportamento de um circuito roteador de canais telefônicos, parte integrante de um sistema de comunicação mais complexo, na presença de falhas. Neste contexto, o teste em funcionamento do referido circuito roteador é considerado. Na primeira parte deste trabalho são abordados aspectos do teste de circuitos e sistemas, do ponto de vista de sua aplicabilidade, tais como classificação, defeitos e modelos de falhas, simulação, geração de testes e projeto visando o teste. Na segunda parte, relata-se os estudos realizados para implementar o teste em funcionamento do circuito roteador. Nesta etapa são abordados a arquitetura, o modelo de falhas e a metodologia utilizada, os ensaios de detecção de falhas e as técnicas de tolerância a falhas adotadas. O projeto do circuito de chaveamento é apresentado em uma versão utilizando componentes discretos e outra utilizando dispositivos programáveis. Na conclusão deste trabalho são apresentados os resultados obtidos e as perspectivas para trabalhos futuros.

Com as recentes tecnologias de fabricação é possível integrar milhões de transistores em um único chip, permitindo a criação dos chamados System-on-Chip (SoCs), que integram em um único chip um grande número de componentes (tipicamente blocos reutilizáveis conhecidos por núcleos). Quanto mais complexos forem estes sistemas, melhores técnicas de projeto serão necessárias para também reduzir o tempo e custo do projeto. Uma destas técnicas, chamada de Network-on-Chip (NoC), permite melhorar a performance da comunicação entre os núcleos e, ao mesmo tempo, fornecer uma plataforma de comunicação escalável e que pode ser reutilizada para um grande número de sistemas. Uma NoC pode ser definida como uma estrutura de roteadores e canais ponto-a-ponto que interconectam os núcleos de um sistema, provendo o suporte de comunicação entre eles. Os dados são transmitidos pela rede na forma de mensagens, que podem ser divididas em unidades menores chamadas de pacote. Uma das desvantagens desta plataforma de comunicação é o impacto na área do sistema causado pelos roteadores. Dentro deste contexto, este trabalho apresenta uma arquitetura de roteador de baixo custo, com o objetivo de permitir o uso de NoCs em sistemas onde a área do roteador representará um grande impacto no custo do sistema. A arquitetura deste roteador, chamado de Tonga, é baseada em um roteador chamado RASoC, um soft-core para SoCs. Nesta dissertação será apresentada também uma rede heterogênea, baseada na rede SoCIN, e composta por dois tipos de roteadores – RASoC e Tonga. Estes roteadores visam diferentes objetivos: Rasoc alcança uma maior performance comparada ao Tonga, mas ocupa área consideravelmente maior. Potencialmente, uma NoC heterogênea otimizada pode ser desenvolvida combinando estes roteadores, procurando o melhor compromisso entre área e latência. Os modelos desenvolvidos permitem a estimativa de área e do desempenho das arquiteturas de comunicação propostas e são apresentados resultados de performance para algumas aplicações.

O padrão H.264 foi desenvolvido pelo JVT, que foi formado a partir de uma união entre os especialistas do VCEG da ITU-T e do MPEG da ISO/IEC. O padrão H.264 atingiu seu objetivo de alcançar as mais elevadas taxas de processamento dentre todos os padrões existentes, mas à custa de um grande aumento na complexidade computacional. Este aumento de complexidade impede, pelo menos na tecnologia atual, a utilização de codecs H.264 implementados em software, quando se deseja a decodi cação de vídeos de alta de nição em tempo real. Essa dissertação propõe uma solução arquitetural de hardware, denominada MoCHA, para compensação de movimento do decodi cador de vídeo de alta de nição, segundo o padrão H.264/AVC. A MoCHA está dividida em três blocos principais, a predição dos vetores de movimento, o acesso à memória e o processamento de amostras. A utilização de uma cache para explorar a redundância dos dados nos acessos à mem ória, em conjunto com melhorias propostas, alcançou economia de acessos à memória superior a 60%, para os casos testados. Quando uma penalidade de um ciclo por troca de linha de memória é imposta, a economia de ciclos de acesso supera os 75%. No processamento de amostras, a arquitetura realiza o processamento dos dois blocos, que dão origem ao bloco bi-preditivo, de forma serial. Dessa forma, são economizados recursos de hardware, uma vez que a duplicação da estrutura de processamento não é requerida. A arquitetura foi validada a partir de simulações, utilizando entradas extraídas de seqüências codi cadas. Os dados extraídos, salvos em arquivos, serviam de entrada para a simulação. Os resultados da simulação foram salvos em arquivos e comparados com os resultados extraídos. O processador de amostras do compensador de movimento foi prototipado na placa XUP Virtex-II Pro. A placa possui um FPGA VP30 da família Virtex-II PRO da Xilinx. O processador PowerPC 405, presente no dispositivo, foi usado para implementar um test bench para validar a operação do processador de amostras mapeado para o FPGA. O compensador de movimento para o decodi cador de vídeo H.264 foi descrito em VHDL, num total de 30 arquivos e cerca de 13.500 linhas de código. A descrição foi sintetizada pelo sintetizador Syplify Pro da Symplicity para o dispositivo XC2VP30-7 da Xilinx, consumindo 8.465 slices, 5.671 registradores, 10.835 LUTs, 21 blocos de memó- ria interna e 12 multiplicadores. A latência mínima para processar um macrobloco é de 233 ciclos, enquanto a máxima é de 590, sem considerar misses na cache. A freqüência máxima de operação foi de 100,5 MHz. A arquitetura projetada é capaz de processar, no pior caso, 36,7 quadros HDTV de 1080 por 1920, inteiramente bi-preditivos, por segundo. Para quadros do tipo P, que não utilizam a bi-predição, a capacidade de processamento sobe para 64,3 quadros por segundo. A arquitetura apresentada para o processamento de quadros bi-preditivos e a hierarquia de memória são, até o momento, inéditas na literatura. Os trabalhos relativos a decodi cadores completos não apresentam a solução para esse processamento. Os resultados apresentados tornam a MoCHA uma solução arquitetural capaz de fazer parte de um decodi cador para vídeos de alta definição.

Este trabalho trata da geração de módulos em lógica aleatória em um ambiente de compilação de silício. Apresenta-se uma ferramenta automática de projeto, cuja base é um subconjunto de características da metodologia de concepção de leiaute TRANCA. Esta metodologia é fundamentada, principalmente, na realização de conexões sobre as áreas ativas do circuito. Descreve-se as estratégias de geração e composição de células adotadas pela ferramenta. Estas estratégias resultaram de adaptações de técnicas reconhecidas de síntese automática de leiaute e de outras, desenvolvidas para suportarem as novas vantagens e restrições impostas pela metodologia em uso. Compara-se leiautes gerados automaticamente, com versões "manuais", "Standard Cell" e de outras ferramentas de síntese, constatando-se a compactação de área inerente a adoção da metodologia TRANCA. Projeções realizadas mostram que as vantagens de economia em silício acentuam-se com o uso de todo o potencial da metodologia. Realiza-se uma primeira avaliação dos resultados obtidos pela ferramenta, propondo-se, em função das deficiências observadas, otimizações nos procedimentos utilizados. Apresentam-se, também, sugestões para a síntese automática de leiaute suportando a metodologia como um todo. / This work deals with the generation of random logic modules within a silicon compilation environment. A design automatic tool is presented. Its designbasis is a subset of features of the TRANCA layout methodology, which is mainly based on routing over the circuit gates. The cell-building and cell-composition strategies adopted by the tool are described. They resulted from the adaption of well-established techniques and from other techniques developed to meet the advantages and constraints imposed by the methodology in use. Some automatic layouts are compared to handcrafted versions, Standard Cell layouts and versions by other physical design tools. The results show the area compaction inherent to the adoption of the TRANCA methodology. Accomplished projections show that the advantages of silicon saving increase with the use of the whole potential of the methodology. A first evaluation of the results obtained by the tool takes place. As a function of the observed deficiencies, optimizations for the used procedures are proposed. Suggestions for the layout automatic synthesis using the whole methodology are also presented.

Este trabalho apresenta a pesquisa e o desenvolvimento da ferramenta para geração automática de leiautes WTROPIC. O WTROPIC é uma ferramenta para a geração remota, acessível via WWW, de leiautes para circuitos CMOS adequada ao projeto FUCAS e ao ambiente CAVE. O WTROPIC foi concebido a partir de otimizações realizadas na versão 3 da ferramenta TROPIC. É mostrado também, como as otimizações no leiaute do TROPIC foram implementadas e como essas otimizações permitem ao WTROPIC cerca de 10% de redução da largura dos circuitos gerados em comparação ao TROPIC. Como o TROPIC, o WTROPIC é um gerador de macro células CMOS independente de biblioteca. Apresenta-se também, como a ferramenta WTROPIC foi integrada ao ambiente de concepção de circuitos CAVE, as mudanças propostas para metodologia de integração de ferramentas do CAVE que conduzem a uma melhora na qualidade de integração e a padronização das interfaces de usuário e como a síntese física de um leiaute pode ser então realizada remotamente. Dessa maneira, obteve-se uma ferramenta para a concepção de leiautes disponível a qualquer usuário com acesso a internet, mesmo que esse usuário não disponha de uma máquina com elevada capacidade de processamento, normalmente exigido por ferramentas de CAD.

A criptografia assumiu papel de destaque no cotidiano das pessoas, em virtude da necessidade de segurança em inúmeras transações eletrônicas. Em determinadas áreas, a utilização de hardware dedicado à tarefa de criptografia apresenta vantagens em relação à implementação em software, devido principalmente ao ganho de desempenho. Recentemente, o National Institute of Standards and Technology (NIST) publicou o novo padrão norte-americano de criptografia simétrica, chamado de Advanced Encryption Standard (AES). Após um período de aproximadamente 3 anos, no qual várias alternativas foram analisadas, adotou-se o algoritmo Rijndael. Assim, este trabalho apresenta um Soft IP do padrão AES, codificado em VHDL, visando a implementação em FPGA Altera. Todo o projeto foi construído com funções e bibliotecas genéricas, a fim de permitir a posterior implementação sobre outras tecnologias. Foram geradas duas versões: uma priorizando desempenho e outra priorizando a área ocupada nos componentes. Para cada uma das versões, produziu-se um circuito para encriptar e outro para decriptar. O desempenho alcançado em termos de velocidade de processamento superou todos os outros trabalhos publicados na área, sobre a mesma tecnologia. São apresentados os detalhes de implementação, arquiteturas envolvidas e decisões de projeto, bem como todos os resultados. A dissertação contém ainda conceitos básicos de criptografia e uma descrição do algoritmo Rijndael.

Este trabalho aborda o design, a fabricação e a caracterização de um sensor óptico de posição, o múltiplo PSD (Position Sensitive Detector). O sensor é composto de 64 PSDs unidimensionais em paralelo. O PSD é um sensor do qual o sinal de saída é uma medida direta do centro de gravidade do spot do feixe de luz que incide sobre ele, devido ao foto-efeito lateral. O múltiplo PSD foi fabricado com tecnologia planar de silício. No processo de fabricação foram utilizadas três máscaras litográficas e realizadas duas implantações iônicas de boro para formação de uma camada tipo-p no substrato de silício tipo-n. O sensor foi caracterizado elétrica e opticamente. Da caracterização elétrica, obtiveram-se informações dos contatos de alumínio e da resistência dos PSDs (resistência média de 570 kΩ), através das medidas I-V. Das medidas I-V feitas entre PSDs vizinhos obteve-se uma tensão de ruptura de 25 V. A caracterização óptica mostrou que os PSDs têm boa linearidade (cerca de 0,1 % de não linearidade) e resolução melhor que 10 μm. Análises com variação de potência do feixe de luz foram realizadas. A partir de 10 μW de potência do feixe, observou-se uma saturação da sensibilidade do PSD em aproximadamente 10 mV/mm e da foto-tensão lateral em aproximadamente 60 mV, quando o feixe estava incidindo num ponto fixo na área ativa a cerca de 5 mm de um contato, numa variação da potência de 78 nW a 65 μW. Medidas de balanceamento com dois feixes também foram realizadas, sendo obtidas funções de transferência com a variação das potências dos dois feixes para distâncias entre feixes de aproximadamente 2 e 11 mm. Elas mostraram que a sensibilidade aumenta com o aumento da potência e a distância entre os feixes. Foram feitas medidas com os dois feixes incidindo em pontos simétricos ao ponto de tensão nula. Alterando a potência de um dos feixes, a foto-tensão lateral varia no mesmo sentido da variação entre as potências dos feixes. Essa medida confirma a utilização do dispositivo como um diferenciador de sinal óptico, que pode ser usado em várias aplicações, e.g. em um espectrômetro diferencial. / This work deals with design, fabrication and characterization of an optical position sensor, so-called multiple PSD. The sensor is made of 64 one-dimensional PSDs made parallel to each other. A Position Sensitive Detector - PSD is a sensor which produces a signal that is a direct measure for the centre of gravity of the incident light beam due to the lateral photo-effect. The silicon planar technology was used to make multiple PSDs. Three photo masks were used in the fabrication process in which two boron ion implantations were employed to make a p-type layer in an n-type silicon substrate. Electrical and optical characterizations were realized on the sensor. From electrical characterization, information about the resistive layer and aluminium contacts on resistive layers was obtained. The mean resistance was 570 kΩ. I-V characteristics were measured between neighbour PSDs, from where one can see the breakdown voltage in about 25 V. The optical characterization showed the PSDs have about 0,1% nonlinearity and resolution better than 10 μm. Analyses with variations of the light beam’s power were made. These measurements showed that for a power from about 10 μW, the PSD sensibility saturated in about 10 mV/mm as well as the lateral photo voltage in about 60 mV, when the light beam was hitting the active area on a fixed point located about 5 mm from a contact, within 78 nW to 65 μW range power. In balancing measurements with two light beams placed about 2 mm (and later 11 mm) away from each other and with power variation, transfer functions were obtained. They showed sensitivity grows with increase of power and distance between the light beams. Measurements with the two beams hitting two symmetrical points to the null voltage point were made, from where one can see lateral voltage is null for beams with the same power. Changing the power of one of the beams, the lateral voltage moves in the same direction of the variation between the beam powers. This result confirms the use of a PSD like an optical differentiator, in this way it can be used in several applications, e.g. in a differential spectrometer.