As limitações resultantes do avanço das tecnologias de integração, como o crescente aumento da densidade de potência, levando à necessidade de redução da frequência de operação dos circuitos somados à necessidade de redução do consumo energético, sejam por motivos ecológicos ou para melhor suprir dispositivos portáteis, trazem a necessidade de maior intervenção e personalização do hardware em relação às exigências do software. Em diversos níveis estas intervenções podem ser aplicadas, onde a granularidade pode variar desde elementos de processamento sendo completamente desativados até processadores tendo apenas unidades funcionais sendo desativadas, memórias cache reconfiguradas em tamanho e associatividade, etc. Entretanto, a reconfiguração do hardware deve atingir todas as etapas destes sistemas para que seja possível atingir redução satisfatória em termos de potência e consumo de energia. Além da integração acelerada de elementos de processamento em um mesmo circuito integrado, a crescente concentração de heterogêneas tarefas em um mesmo dispositivo, leva à integração de elementos de processamento também heterogêneos, e por consequência diferentes comportamentos variando de acordo com a aplicação. Para justificar esta reconfigurabilidade e heterogeneidade dos elementos de processamento este trabalho apresenta um estudo que possibilita a observação da execução de diferentes aplicações em elementos de processamento amplamente reconfiguráveis. Para que a reconfigurabilidade e heterogeneidade possam ser aplicáveis, foi inserida uma ferramenta capaz de manter a compatibilidade entre o elemento de processamento mestre e os elementos de processamento aceleradores reconfiguráveis disponíveis. Os experimentos apresentados baseiam-se na necessidade de manter a menor quantidade de silício ativa, acelerando o código fonte enquanto reduz-se o consumo de energia. Somada a redução de energia, a compatibilidade binária é levada em consideração buscando a manutenção da produtividade quando da utilização de sistemas heterogêneos reconfiguráveis. / The limitations resulting from the advancement of integration technologies, such as the increasing power density, leading to the need to reduce the operating frequency of the circuits added to the need to reduce energy consumption, whether for environmental reasons or to better serve mobile devices, bring the need for greater intervention and hardware customization to the demands of the software. To varying degrees these interventions can be applied where the granularity can range from processing elements being completely disabled until processors having only functional units being disabled, reset cache memories in size and associativity, etc. However, the reconfiguration of hardware should reach all stages of these systems so that you can achieve satisfactory reduction in power and energy consumption. In addition to the accelerated integration of processing elements on a single integrated circuit, the increasing concentration of heterogeneous tasks in a same device, also leads to the integration of heterogeneous processing elements, and therefore different behavior varies according to the application. To justify this reconfigurability and variety of processing elements this work presents a study that allows the observation of the implementation of different applications in widely reconfigurable processing elements. For reconfigurability and heterogeneity may be applicable, a tool to maintain compatibility between the master processing element and accelerators reconfigurable processing elements available was inserted. The experiments presented are based on the need to maintain the lowest amount of active silicon, accelerating the source code while reducing power consumption. Added to energy reduction, binary compatibility is taken into consideration seeking to maintain productivity when using reconfigurable heterogeneous systems.

[pt] Com o fim de se conceber um sistema visando ao estudo detalhado de arquiteturas multiprocessadores, descrevem-se características de sistemas multiprocessadores, descrevem-se características de sistemas multiprocessadores de uma maneira geral e, em particular, daqueles que se tornaram clássicos. As razões que levaram à escolha de uma disposição barras simples e de um sistema de programas do tipo Mestre-Escravo são apresentadas juntamente com a descrição do sistema. Escolheu-se como célula microprocessadora o microprocessador 8080 cujo complexo material e funcional é descrito de acordo com os objetivos de projeto. Finalmente, alguns comentários são feitos visando-se a um futuro desenvolvimento do sistema. / [en] For the design of a system aiming the study of multiprocessor architectures, some multiprocessor architectures, some multiprocessor systems are described, particularly those which have become classic. The main reasons responsible for the choice of a disposition based on a single-bus and a master- slave software are presented along with the entire system. A 8080 microprocessador was selected the basic cell whose hardware and software complex is described acording to the design subjects. Finaly, some comments are carried out looking for a future development.

Computadores fazem parte da vida de praticamente todo indivíduo nos tempos atuais. Os primeiros foram desenvolvidos objetivando-se propósitos mais genéricos. Houve considerável avanço nesta área. Computadores tiveram seu tamanho e preço reduzidos. Por outro lado, complexidade e propósitos aumentaram. Computadores genéricos ainda existem, mas estes compartilham o mercado com os chamados "embarcados". Em ambos os casos, o aumento da complexidade envolve maior severidade no caso de falhas. Assim, torna-se razoável assumir que falhas podem ocorrer. De fato, não existe sistema livre de falhas. Diante de tal constatação, sistemas computadorizados devem continuar operando o mais perto possível do normal, mesmo na presença de falhas. Dentro deste contexto, este trabalho tem por objetivo o aumento de tolerância a falhas numa classe de sistema denominada sistemas críticos de tempo-real. Uma falha neste tipo de aplicação pode ser inaceitável, uma vez que quase sempre vidas humanas encontram-se envolvidas. Esta pesquisa mostra o aumento da resiliência a falhas pela composição e aplicação de redundância espacial e temporal (multiprocessamento e escalonamento) com migração de tarefas entre processadores no projeto de sistemas críticos de tempo-real. Tais sistemas, mais especificamente, os sistemas aviônicos são considerados como alvo de aplicabilidade. Visando atingir o objetivo proposto, um modelo computacional e conceitual é apresentado para cobrir os aspectos de tolerância a falhas (segurança) e mecanismos de escalonamento (temporalidade). Realiza-se a análise de escalonabilidade em tempo de projeto considerando prioridades fixas. O modelo assume que poderá existir preempção no processamento das tarefas, o sistema baseia-se em multiprocessamento simétrico, as tarefas são escalonadas por algoritmos considerando prioridade fixa e que pode ou não haver restrições de precedência entre as tarefas. O modelo proposto consiste de uma análise de escalonabiliade e de três diferentes algoritmos: (1) Fixed-Priority based Scheduling Algorithm - FPSA; (2) Symmetric Multiprocessor based Dispatcher Algorithm - SMP-DA; e (3) Fault Tolerance Algorithm - FTA. FPSA considera todas as tarefas prontas do sistema, visando produzir um escalonamento viável, arranjando-as numa fila. Neste tipo de sistema, não se pode rejeitar nenhuma tarefa. Para isso, a análise de escalonabilidade é conduzida, a priori, visando remover todas possíveis falhas temporais. SMP-DA avalia qual processador possui capacidade para receber as tarefas da fila onde o fator de carga dos processadores é levado em conta. Por fim, FTA monitora as tarefas em execução e através de um mecanismo original do modelo chamado notification time control, falhas podem ser identificadas e tratadas. Portanto, a principal contribuição deste trabalho de pesquisa considera tanto redundância espacial quanto temporal, visando aumentar a resiliência a falhas com migração de tarefas entre processadores em sistemas críticos de tempo-real.

O uso de radares de imageamento, como o radar de abertura sintética (SAR, do inglês: Synthetic Aperture Radar), tem sido cada vez mais comum. Eles podem ser encontrados em sistemas de alto custo como plataformas orbitais ou até em veículos aéreos não tripulados. A demanda crescente na obtenção de informações para tomada de decisões em curto espaço de tempo e avaliação da imagem em tempo real remete ao desafio do processamento de imagens SAR em tempo real. Diversas plataformas de hardware podem ser empregadas para o processamento de imagens SAR em tempo real - processadores de sinais digitais, unidade de processamento gráfico ou hardwares programáveis. Neste trabalho, propõe-se o uso de um computador de propósito geral para realizar a tarefa de processar e exibir a imagem SAR focalizada em tempo suficiente de modo que não haja acúmulo de dados sem processamento. Os testes realizados apresentam promissores resultados para o emprego desta plataforma de baixo custo em operações com aeronaves.

O algoritmo que resolve o método de advecção proposto por Walcek tem como principais características a conservação dos valores de picos, tanto de máximo quanto de mínimo, e a baixa difusão numérica. Entretanto este algoritmo possui também uma característica intrínseca que limita a implementação de paralelismo por cooperação de tarefas: exige dependências de fluxo no cálculo das células do domínio. O presente trabalho propõe a mudança no paradigma de programação do algoritmo original para torná-lo aderente ao processamento a fluxo de dados. Nesse tipo de processamento a computação ocorre em forma de tarefas que são definidas de acordo com os valores/estado dos dados de entrada. Essas tarefas podem ou não conter dependências e permitem ainda uma organização não sequencial do processamento. Quando tarefas independentes surgem, a obtenção de paralelismo passa a ser trivial. Experimentos realizados sobre domínios unidimensionais mostram que a abordagem a fluxo de dados expõe situações propícias ao processamento paralelo outrora desconhecidas, além de obter um tempo total de processamento inferior ao algoritmo original. Quando considerando domínios multidimensionais, a nova abordagem consegue um desempenho paralelo equivalente e um tempo total de processamento até 2,5 mais rápido do que a abordagem original.

Made available in DSpace on 2015-04-14T14:49:07Z (GMT). No. of bitstreams: 1 412508.pdf: 4733335 bytes, checksum: f07a3f9bfca2f151b2cf946944953197 (MD5) Previous issue date: 2009-03-11 / Sistemas embarcados, em muitos casos, utilizam mais de um processador formando arquiteturas multiprocessadas homog?neas ou heterog?neas. Sistemas multiprocessados que sejam implementados em um ?nico chip s?o denominados de MPSoC s. Assim como em sistemas multiprocessados de prop?sito geral, a utiliza??o de t?cnicas de balanceamento de carga tamb?m pode trazer benef?cio no ?mbito dos sistemas embarcados multiprocessados, uma vez que ajudam a distribuir de forma equilibrada as tarefas do sistema entre os diversos elementos de processamento existentes. Essa distribui??o justa ? um aspecto chave uma vez que pontos sobrecarregados devem ser evitados por apresentar, em geral, as maiores temperaturas do chip. Pontos superaquecidos de um chip podem ter mecanismos de falha acelerados e, por esse motivo, devem ser evitados. Al?m disso, t?cnicas din?micas de balanceamento de carga t?m a possibilidade de lidar com a dinamicidade dos sistemas embarcados atuais, tais como equipamentos multim?dia, onde o pr?prio usu?rio pode acrescentar tarefas ao sistema. Assim, este trabalho tem como objetivo propor um modelo de balanceamento de carga que utilize a t?cnica de migra??o de tarefas em um MPSoC que contemple, tamb?m, tarefas de tempo real. O modelo proposto utiliza gerenciadores locais e um gerenciador global e foi implementado sobre uma plataforma MPSoC real onde teve seu funcionamento validado, verificando-se uma diminui??o na perda de deadlines bem como um equil?brio maior do sistema ao longo de seu tempo de vida.

Made available in DSpace on 2015-04-14T14:49:13Z (GMT). No. of bitstreams: 1 418219.pdf: 4033858 bytes, checksum: 2661cfd90512a0fe826582c0489e6ce1 (MD5) Previous issue date: 2009-03-10 / MPSoCs s?o sistemas multiprocessados integrados na forma de um SoC. Eles s?o tend?ncia no projeto de circuitos VLSI, pois minimizam a crise de produtividade de projeto, representada pelo descompasso entre a capacidade da tecnologia do sil?cio e a capacidade atual de projeto de SoCs. Cita-se como exemplo de MPSoCs os propostos pela Intel e pela Tilera, compostos respectivamente por 80 e 64 n?cleos de processa-mento. MPSoCs podem empregar NoCs para integrar diversos processadores, mem?rias, bem como n?cleos de hardware espec?ficos. O uso de NoCs deve-se a suas vantagens em rela??o a barramentos, entre as quais maior escalabilidade e paralelismo na comunica??o. A arquitetura alvo do presente trabalho consiste em um MPSoC heterog?neo, com utiliza??o de NoC como meio interconex?o entre os elementos de processamento, suportando a execu??o de tarefas de hardware via l?gica reconfigur?vel, e a execu??o de tarefas de software via processadores. Um dos processadores da arquitetura alvo, denominado processador gerente, ? respons?vel por: ger?ncia da ocupa??o dos recursos do sistema, escalonamento, mapeamento, e configura??o de tarefas. O mapeamento de tarefas define a posi??o de uma dada tarefa no sistema. A maioria dos trabalhos encontrados na literatura prop?e t?cnicas de mapeamento est?tico, definido em tempo de projeto, no qual todas as tarefas de uma dada aplica??o s?o mapeadas simultaneamente. Este mapeamento est?tico n?o ? adequado para cen?rios com carga din?mica de tarefas. Dado que aplica??es executando em um MPSoC podem possuir um n?mero vari?vel de tarefas, e que tal n?mero pode exceder os recursos dispon?veis, ? necess?rio realizar o mapeamento de tarefas em tempo de execu??o, mapeamento este denominado de mapeamento din?mico. O presente trabalho investiga o desempenho de heur?sticas para mapeamento din?mico de tarefas, com o objetivo de minimizar congestionamentos em NoCs. As tarefas s?o mapeadas sob demanda, de acordo com as requisi??es de comunica??o e com a ocupa??o dos canais da NoC. Os algoritmos implementados aplicam estrat?gias gulosas, onde as tarefas s?o mapeadas uma por vez. Para isso, a decis?o ? baseada na informa??o local da aplica??o, apenas relacionada ? tarefa requisitada. O algoritmo utilizado como refer?ncia nos experimentos mapeia uma dada tarefa no primeiro recurso livre encontrado. Quatro heur?sticas congestion-aware s?o propostas. Atrav?s de experimentos realizados com base na modelagem do sistema no n?vel RTL, pode-se observar redu??o de 31% na carga nos canais da NoC, de 15% na lat?ncia m?dia, e de at? 87% no n?vel m?dio de congestionamento. Tais resultados demonstram a efici?ncia das heur?sticas propostas.

Made available in DSpace on 2015-04-14T14:49:18Z (GMT). No. of bitstreams: 1 419188.pdf: 2389705 bytes, checksum: 7142723f44a1f3c5a063142bb2c8760b (MD5) Previous issue date: 2008-03-04 / Para atender a uma cresente demanda por desempenho de processamento, o projeto de sistemas embarcados inclui a utiliza??o de diversos processadores al?m de infra-estruturas de comunica??o complexas (por exemplo, barramentos hier?rquicos e redes intra-chip). H? uma crescente demanda por um n?mero cada vez maior de funcionalidades contidas em um ?nico sistema. Neste cen?rio, quest?es relacionadas a estimativas de consumo de energia ganham import?ncia no projeto de sistemas eletr?nicos embarcados. Dessa forma, o fluxo de projeto de sistemas embarcados multi-processados necessita de ferramentas para a gera??o de estimativas de desempenho e consumo de energia durante todo o ciclo de desenvolvimento, de forma a verificar se o caminho de constru??o do projeto condiz com a especifica??o do mesmo. O desempenho, assim como o consumo de energia de um determinado sistema precisam ser avaliadados o mais cedo poss?vel no fluxo de projeto. M?todos anal?ticos s?o propostos para que estimativas de desempenho e de consumo de energia possam ser realizadas de maneira r?pida, evitando tempos proibitivos de simula??o. Nos m?todos anal?ticos o sistema ? modelado como uma s?rie de propriedades e modelos abstratos s?o utilizados para o c?lculo do desempenho do sistema. Apesar de m?todos anal?ticos serem mais r?pidos que m?todos baseados em simula??o a modelagem do sistema ? mais complexa. Al?m disso, devido ao alto n?vel de abstra??o em que o sistema ? representado, seu uso em sistemas grandes e complexos se torna invi?vel devido a explos?o de estados necess?rios para a representa??o sist?mica destes, que ? o caso de recentes projetos de sistemas embarcados. Dessa forma, melhorias nos m?todos baseados em simula??o tornam-se bastante pertinentes, e um estudo dessa ?rea ? apresentado nesse trabalho.

Made available in DSpace on 2015-04-14T14:49:20Z (GMT). No. of bitstreams: 1 422345.pdf: 5665717 bytes, checksum: 5cf597a5b5d81b97f33438b9e1b499e0 (MD5) Previous issue date: 2009-10-23 / O aumento do n?mero de transistores em um ?nico chip trouxe novos desafios de projeto, entre eles como aproveitar efetivamente este elevado n?mero de componentes. Uma das formas encontradas ? atrav?s do reuso de m?dulos de hardware. Quando estes m?dulos de hardware s?o processadores, temos multiprocessamento em chip, resultando nos MPSoCs (Multiprocessor System on Chip). Os MPSoCs est?o se tornando elementos comuns em sistemas embarcados, devido ao alto desempenho e ? flexibilidade que eles trazem ao projeto. Nos ?ltimos anos universidades e empresas vem desenvolvendo grandes projetos em multiprocessamento. O presente trabalho tem por objetivo desenvolver um MPSoC homog?neo, com interconex?o por NoC. A motiva??o para a ado??o de NoCs reside no maior paralelismo e escalabilidade desta infraestrutura de comunica??o, quando comparado a barramentos. O desempenho do MPSoC desenvolvido ? avaliado, demonstrando-se os benef?cios em se utilizar este tipo de arquitetura no projeto de sistemas embarcados.

Made available in DSpace on 2015-04-14T14:49:33Z (GMT). No. of bitstreams: 1 432517.pdf: 2009471 bytes, checksum: 7af39d41c4e0090b4409a5780eae532f (MD5) Previous issue date: 2011-03-23 / Com o aumento da densidade de transistores em um mesmo circuito integrado, possibilitou-se o desenvolvimento de sistemas computacionais completos em um ?nico chip (Systems-on-Chip). Atualmente, o poder computacional exigido pelas aplica??es freq?entemente demanda uma arquitetura SoC com mais de um processador. Surgiram ent?o as arquiteturas multiprocessadas, denominadas MPSoCs (Multiprocessor Systems-on-Chip). As arquiteturas MPSoCs encontradas na literatura n?o apresentam grande variedade de tipos de n?cleo de processamento. Apesar deste fato, a literatura no tema de MPSoCs argumenta com freq??ncia que MPSoCs heterog?neos (mais de um tipo de n?cleo de processamento) apresentam um melhor desempenho. Um dos problemas para desenvolver arquiteturas heterog?neas ? a dificuldade de se integrar processadores em plataformas MPSoC. Este trabalho tem por objetivo suprir a lacuna de integra??o de processadores pr?-validados, adaptando uma plataforma de hardware e software para um novo processador. Como ponto de partida para o trabalho utiliza-se uma plataforma MPSoC estado-da-arte homog?nea. Esta plataforma ? modificada, tornando-se poss?vel a sua prototipa??o, resultando na primeira contribui??o desta Disserta??o. A segunda contribui??o reside no desenvolvimento de um novo elemento de processamento para o mesmo MPSoC, utilizando como estudo de caso o processador MB-Lite que adota a arquitetura Microblaze. Al?m do desenvolvimento deste m?dulo, o sistema operacional respons?vel pela execu??o multitarefa ? portado para este processador, identificando-se os mecanismos dependentes de arquitetura no mesmo. Por fim, s?o apresentados resultados da integra??o deste processador, e a avalia??o do MPSoC heterog?neo com aplica??es sint?ticas executando tarefas em processadores distintos (Plasma e MB-Lite), validando-se assim a proposta de integra??o de novos processadores em arquiteturas MPSoC.