Il a été démontré que la structure gate-all-around en nanofils de silicium peut radicalement supprimer les effets de canaux courts. De plus, l'introduction d'espaceurs internes entre ces nanofils peut permettre de contrôler la tension de seuil, à l'aide d'une deuxième grille de contrôle. Ces technologies permettent d'obtenir une consommation électrique extrêmement faible. Dans cette thèse, pour obtenir des opérations à haute vitesse (pour augmenter le courant de drain), la technique de réduction de la résistance source/drain sera débattue. Les propriétés de transport électronique des NWs empilées verticalement seront analysées en détail. De plus, des simulations numériques sont effectuées pour examiner les facultés de contrôle de leur tension de seuil utilisant des grilles sépares. / This thesis is titled “A Study on Carrier Transport Properties of Vertically-Stacked Nanowire Transistors,” and is organized in seven chapters in English. 　 Gate-all-around (GAA) silicon nanowire transistors (SNWTs) are one of the best structures to suppress short channel effect for future CMOS devices. In addition, vertically-stacked channel structure benefits from high on-state current owing to reduced footprint. In this thesis, the carrier transport properties of vertically-stacked GAA SNWTs have been experimentally investigated. The vertically-stacked GAA SNWTs were fabricated on SOI wafers by selective etching of SiGe layers in epitaxially-grown Si/SiGe superlattice and top-down CMOS process. The experimental results reveal stacked-channel structure can achieve superior on-state current. It was also found that the effective mobility decreases with diminishing nanowire cross-section width from 30 nm down to 5 nm. This study gives basis and guidelines to optimize the performance of GAA SNWTs for future CMOS devices.

Neste trabalho é apresentado um estudo dos transistores MOS sem junções (Junctionless Nanowire Transistors - JNTs), cujo foco é a modelagem de suas características elétricas e a análise do funcionamento dos mesmos quanto à tensão de limiar, ponto invariante com a temperatura e operação analógica. Os JNTs possuem uma concentração de dopantes constante da fonte ao dreno sem apresentar gradientes. Eles foram desenvolvidos a fim de se evitar as implantações iônicas de fonte e dreno, que requerem condições rigorosamente controladas para se evitar a difusão de dopantes para o interior do canal em dispositivos de tamanho extremamente reduzido (sub-20 nm). Dessa forma, esses dispositivos permitem um maior escalamento, com um processo de fabricação simplificado. Os trabalhos recentes de modelagem desses transistores consideram dispositivos de canal longo, de forma geral o comprimento utilizado é de 1 µm, de porta dupla ou cilíndricos. Pouco tem sido feito relacionado à modelagem de JNTs porta tripla e a influência da temperatura no funcionamento dos mesmos. Assim, este trabalho tem como objetivo a modelagem do funcionamento dos dispositivos MOS sem junções de porta tripla quanto à tensão de limiar, potencial de superfície, carga de condução e corrente de dreno. Os modelos são derivados da solução da equação de Poisson com as condições de contorno adequadas, apresentando grande concordância com simulações numéricas tridimensionais e com resultados experimentais para dispositivos com comprimento de canal de até 30 nm. No caso do modelo da tensão de limiar, o maior erro obtido entre modelo e simulação foi de 33 mV, que representa uma percentagem menor que 5 %. Também foi apresentado um método de extração da tensão de limiar baseado na igualdade das componentes de deriva e difusão da corrente de dreno. Este método foi igualmente validado com resultados simulados, apresentando um erro máximo de 3 mV (menor que 0,5 %) e aplicado à dispositivos experimentais. A influência da temperatura na tensão de limiar também foi analisada tanto pelo modelo proposto como por simulações e resultados experimentais, mostrando que a dependência da concentração de dopantes ionizados com a temperatura devido à ionização incompleta dos portadores tem grande influência na tensão de limiar. No caso da modelagem da corrente de dreno e do potencial de superfície, foi acrescentada uma correção de efeitos de canal curto. O erro médio foi menor que 12 % para as curvas de corrente e suas derivadas quando comparadas à dos dispositivos experimentais de comprimento de canal de 30 nm. Também foi realizado um estudo do funcionamento dos JNTs, mostrando que o ponto invariante com a temperatura, onde a corrente de dreno se mantém constante independente da temperatura, pode ou não existir nesses dispositivos dependendo da resistência série e de sua dependência com a temperatura. Por fim, a operação analógica dos dispositivos sem junções é analisada para dispositivos de diferentes dimensões. / In this work, a study of the Junctionless Nanowire Transistors (JNTs) is presented, focusing their modeling and analyzing their operation. The JNTs are heavily doped devices with a doping concentration constant from source to drain, without presenting doping gradients. They have been developed in order to avoid drain and source ion implantation, which requires rigorous controlled conditions to avoid dopants diffusion into the channel in extremely reduced devices (sub-20 nm). Therefore, these devices provide a higher scalability with a simplified fabrication process. Recent works on junctionless nanowire transistors modeling have considered long-channel (a length of 1 µm is commonly used) double-gate or cylindrical devices. Few works have presented the modeling of triple-gate JNTs and the temperature influence on the device operation. The goal of this work is the modeling of the threshold voltage, surface potential, conduction charge and drain current in triple-gate junctionless nanowire transistors. The models are derived from the solution of the Poisson equation with the appropriate boundary conditions and exhibit a great concordance with three-dimensional numerical simulations and experimental data even for devices with channel length of 30 nm. In the case of the threshold voltage, the higher error obtained between model and simulation was 33 mV, which represents an error lower than 5 %. A method for the threshold voltage extraction based on the equality of the drift and diffusion components of the drain current has also been presented. This method was also validated using simulated results, with a maximum error of 3 mV (lower than 0.5 %), and applied to experimental devices. The influence of the temperature on the threshold voltage has also been analyzed through the proposed model, the numerical simulations and the experimental data. It has been shown that the dependence of the ionized dopant concentration with the temperature due to the incomplete carrier ionization has a great influence on the threshold voltage. In the case of the surface potential and drain current modeling, a correction for the short channel effects has been proposed. The mean error has been lower than 12 % for the drain current curves and their derivatives when compared to the ones of experimental devices with a channel length of 30 nm. An analysis on the operation of the JNTs has been also performed, showing that the zero temperature coefficient point, in which the current is the same independent of the temperature, can or not exist depending on the series resistance and its dependence on the temperature. Finally, the operation of junctionless nanowire transistors in analog applications has been analyzed for devices of different dimensions.

Neste trabalho é apresentado um estudo dos transistores MOS sem junções (Junctionless Nanowire Transistors - JNTs), cujo foco é a modelagem de suas características elétricas e a análise do funcionamento dos mesmos quanto à tensão de limiar, ponto invariante com a temperatura e operação analógica. Os JNTs possuem uma concentração de dopantes constante da fonte ao dreno sem apresentar gradientes. Eles foram desenvolvidos a fim de se evitar as implantações iônicas de fonte e dreno, que requerem condições rigorosamente controladas para se evitar a difusão de dopantes para o interior do canal em dispositivos de tamanho extremamente reduzido (sub-20 nm). Dessa forma, esses dispositivos permitem um maior escalamento, com um processo de fabricação simplificado. Os trabalhos recentes de modelagem desses transistores consideram dispositivos de canal longo, de forma geral o comprimento utilizado é de 1 µm, de porta dupla ou cilíndricos. Pouco tem sido feito relacionado à modelagem de JNTs porta tripla e a influência da temperatura no funcionamento dos mesmos. Assim, este trabalho tem como objetivo a modelagem do funcionamento dos dispositivos MOS sem junções de porta tripla quanto à tensão de limiar, potencial de superfície, carga de condução e corrente de dreno. Os modelos são derivados da solução da equação de Poisson com as condições de contorno adequadas, apresentando grande concordância com simulações numéricas tridimensionais e com resultados experimentais para dispositivos com comprimento de canal de até 30 nm. No caso do modelo da tensão de limiar, o maior erro obtido entre modelo e simulação foi de 33 mV, que representa uma percentagem menor que 5 %. Também foi apresentado um método de extração da tensão de limiar baseado na igualdade das componentes de deriva e difusão da corrente de dreno. Este método foi igualmente validado com resultados simulados, apresentando um erro máximo de 3 mV (menor que 0,5 %) e aplicado à dispositivos experimentais. A influência da temperatura na tensão de limiar também foi analisada tanto pelo modelo proposto como por simulações e resultados experimentais, mostrando que a dependência da concentração de dopantes ionizados com a temperatura devido à ionização incompleta dos portadores tem grande influência na tensão de limiar. No caso da modelagem da corrente de dreno e do potencial de superfície, foi acrescentada uma correção de efeitos de canal curto. O erro médio foi menor que 12 % para as curvas de corrente e suas derivadas quando comparadas à dos dispositivos experimentais de comprimento de canal de 30 nm. Também foi realizado um estudo do funcionamento dos JNTs, mostrando que o ponto invariante com a temperatura, onde a corrente de dreno se mantém constante independente da temperatura, pode ou não existir nesses dispositivos dependendo da resistência série e de sua dependência com a temperatura. Por fim, a operação analógica dos dispositivos sem junções é analisada para dispositivos de diferentes dimensões. / In this work, a study of the Junctionless Nanowire Transistors (JNTs) is presented, focusing their modeling and analyzing their operation. The JNTs are heavily doped devices with a doping concentration constant from source to drain, without presenting doping gradients. They have been developed in order to avoid drain and source ion implantation, which requires rigorous controlled conditions to avoid dopants diffusion into the channel in extremely reduced devices (sub-20 nm). Therefore, these devices provide a higher scalability with a simplified fabrication process. Recent works on junctionless nanowire transistors modeling have considered long-channel (a length of 1 µm is commonly used) double-gate or cylindrical devices. Few works have presented the modeling of triple-gate JNTs and the temperature influence on the device operation. The goal of this work is the modeling of the threshold voltage, surface potential, conduction charge and drain current in triple-gate junctionless nanowire transistors. The models are derived from the solution of the Poisson equation with the appropriate boundary conditions and exhibit a great concordance with three-dimensional numerical simulations and experimental data even for devices with channel length of 30 nm. In the case of the threshold voltage, the higher error obtained between model and simulation was 33 mV, which represents an error lower than 5 %. A method for the threshold voltage extraction based on the equality of the drift and diffusion components of the drain current has also been presented. This method was also validated using simulated results, with a maximum error of 3 mV (lower than 0.5 %), and applied to experimental devices. The influence of the temperature on the threshold voltage has also been analyzed through the proposed model, the numerical simulations and the experimental data. It has been shown that the dependence of the ionized dopant concentration with the temperature due to the incomplete carrier ionization has a great influence on the threshold voltage. In the case of the surface potential and drain current modeling, a correction for the short channel effects has been proposed. The mean error has been lower than 12 % for the drain current curves and their derivatives when compared to the ones of experimental devices with a channel length of 30 nm. An analysis on the operation of the JNTs has been also performed, showing that the zero temperature coefficient point, in which the current is the same independent of the temperature, can or not exist depending on the series resistance and its dependence on the temperature. Finally, the operation of junctionless nanowire transistors in analog applications has been analyzed for devices of different dimensions.

Silicon nanowire based multiple gate metal oxide field effect transistors(MG-MOSFET) appear as replacements for conventional bulk transistors in post 45nm technology nodes. In such transistors the short channel effect(SCE) is controlled by the device geometry, and hence an undoped (or, lightly doped) ultra-thin body silicon nanowire is used to sustain the channel. The use of undoped body also solves several issues in bulk MOSFETs e.g., random dopant fluctuations, mobility degradation and compatibility with midgap metal gates. The electrostatic integrity of such devices increases with the scaling down of the body thickness. Since the quantization of electron energy cannot be ignored in such ultra-thin body devices, it is extremely important to consider quantum effects in their threshold voltage models. Most of the models reported so far are valid for long channel double gate devices. Only Munteanu et al. [Journal of non-crystalline solids vol 351 pp 1911-1918 2005] have reported threshold voltage model for short channel symmetric double gate MOSFET, however it involves unphysical fitting parameters. Only Munteanu et al.[Molecular simulation vol 31 pp 839-845 2005] reported threshold voltage model for quad gate transistor which is implicit in nature. On the other hand no modeling work has been reported for other types of MG-MOSFETs (e.g., tri gate, cylindrical body)apart from numerical simulation results. In this work we report physically based closed form quantum threshold voltage models for short channel symmetric double gate, quad gate and cylindrical body gate-all-around MOSFETs. In these devices quantum effects aries mainly due to the structural confinement of electron energy. Proposed models are based on the analytical solution of two or three-dimensional Poisson equation and one or two-dimensional Schrodinger equation depending on the device geometries. Judicial approximations have been taken to simplify the models in order to make them closed form and efficient for large scale circuit simulation. Effort has also been put to model the quantum threshold voltage of tri gate MOSFET. However it is found that the energy quantization in tri gate devices are mainly due to electronic confinement and hence it is very difficult to develop closed form analytical equations for the threshold voltage. Thus in this work the modeling of tri gate devices have been limited to long channel cases. All the models are validated against the professional numerical simulator.