Modéliser la déformation de structures anatomiques en temps réel est un problème crucial en simulation médicale. En raison des grandes différences existantes dans leur forme et leur constitution, un modèle unique est insuffisant face à la variété des comportements mécaniques. Par conséquent, nous avons identifié deux principaux types de structures: les organes pleins (cerveau, foie, prostate etc.) et les organes creux (colon, vaisseaux sanguins, estomac etc.).Notre réponse à cette problématique est double. Notre première contribution est une implémentation GPU d’un modèle éléments finis qui est non-linéaire, anisotropique et viscoélastique pour les structures pleines. Notre seconde contribution est un environnement pour modéliser en temps réel les structures fines via un modèle parallèlisable et co-rotationnel utilisant des éléments coques et une approche pour mailler une surface complexe avec des éléments coques courbes. Bien que les deux modèles de tissus soient basés sur la mécanique continue pour une meilleure précision, ils sont tous les deux capables de simuler la déformation d’organes en temps réel. Enfin, leur implémentation dans l’environnement open source SOFA permettra la diffusion de ces deux modèles afin de participer à l’amélioration du réalisme des simulateurs médicaux. / Modelling the deformation of anatomical structures in real-time is a crucial problem in medical simulation. Because their shape and their constitution greatly differ, a unique model cannot deal with the variousness of the mechanical behaviours. Hence, we identified two major types of structures in human body, they can be either solid (brain, liver, prostate etc.) or hollow (colon, blood vessels, stomach etc.). Our answer to this problematic is twofold. Our first contribution is an efficient GPU implementation of a non-linear, anisotropic and viscoelastic finite element model for solid organs. Our second contribution is a framework for real-time modelling of thin anatomical structures via a parallelisable co-rotational shell finite element formulation and a method to mesh a complex surface with curved shell elements. Although the two soft tissue models are based on continuum mechanics for greater accuracy, they may both be employed to simulate the deformation of entire organs in real-time. Finally, their implementation into the open source framework SOFA will provide worldwide researchers with new models to assist in enhancing the realism of medical simulators.

Nous abordons ici la thématique des opérateurs et processeurs flot de données dédiés au traitement d'images et orientés vers la morphologie mathématique. L'objectif principal est de proposer des architectures performantes capables de réaliser les opérations simples de ce corpus mathématique afin de proposer des opérateurs morphologiques avancés. Ces dernières années, des algorithmes astucieux ont été proposés avec comme objectif de réduire la quantité des calculs nécessaires à la réalisation de transformations telle que la ligne de partage des eaux. Toutefois, les mises en œuvre proposées font souvent appel à des structures de données complexes qui sont difficiles à employer sur des machines différentes des processeurs généralistes monocœurs. Les processeurs standard poursuivant aujourd'hui leur évolution vers une augmentation du parallélisme, ces implémentations ne nous permettent pas d'obtenir les gains de performance escomptés à chaque nouvelle génération de machine. Nous proposons alors des mises en œuvre rapides des opérations complexes de la morphologie mathématique par des machines exploitant fortement le parallélisme intrinsèque des opérations basiques. Nous étudions dans une première partie les processeurs de voisinage travaillant directement sur un flot de pixels et nous proposons différentes méthodologies de conception rapide de pipelines dédiés à une application. Nous proposons également une structure de pipeline programmable via l'utilisation de processeurs vectoriels avec différentes possibilités de chaînage. Enfin, une étude avec des machines est proposée afin d'observer la pertinence de notre approche.

Les systèmes embarqués prennent une place de plus en plus grande dans le marché actuelavec des dispositifs basée sur des systèmes on-chip. Ces systèmes embarqués ont descontraintes très fortes concernant leurs coût, taille, consommation, fiabilité et dimensions.Dans ce contexte la densité de code d'un processeur devient un critère important.Dans cette thèse l'idée était de prendre un processeur RISC(l'APS3 de la société Cortus)qui a de bonne performance pour le monde embarqué et d'augmenter sa densité de code.Plusieurs méthodes ont été testé :– compression à base de Huffman.– compression à base de dictionnaire.– modification du jeu d'instructions.Les méthodes de compression ont montrée leur limites dans notre cas car soit ellesn'étaient pas compatible avec nos objectifs , soit elles offraient un gain pas assez importantcomparé aux surplus en terme de taille et de cycle en plus lors de l'exécution. Ce qui nousa poussé vers la modification du jeu d'instructions.Le résultat obtenu est une augmentation de la taille du code de 25% dans la phase derecherche et de 20.8% dans la version finale du processeur car il aura fallu faire un compromispour garder une petite taille et de bonnes performances.L'APS3CD est le résultat de cette thèse. il a une surface de 49605m2, une fréquencemaximale de 444 MHZ, un score de 2.16 DMIPS/MHZ et une consommation de12 W/MHZ(UMC90). il offre 20.8% de gain par rapport à l'APS3 et 40% par rapport aucortex-m3 (avec gcc) qui est une référence en terme de densité de code dans le marché.Toutefois le gain obtenu peut être augmente en travaillant sur le compilateur car lecompilateur actuel (gcc) n'utilise pas pleinement les instructions complexes ajoutés (dansquelque cas). Une continuation possible serait de travailler sur un compilateur qui soitmeilleur que gcc qui à la base n'est pas destinée aux systèmes embarqué avec des demandesde densité de code. Un exemple est la différence de taille du code entre gcc etiar ou keil pour les processeurs ARM. / Since the market is moving toward portable devices with a one device System on-Chip(SoC), code density of a processor becomes an important criteria.The idea of this thesis was to improve the code density of the Cortus processor theAPS3, which is an embedded RISC processor with good performances.Several methods were tried :– Huffman compression.– Dictionnary based compression.– Instruction set modification.Compression methods have shown their limits in this case either because they werenot compatible with our goals or did not provided a gain large enough compared to surplusesin terms of size and cycle number when running. This prompted us to modifie theinstruction set.The result was 25% of code density improvement in the research phase and 20.8% ofcode density improvement in the final version of the processor because we had to keepgood perfomances and small size of the APS3.APS3CD is the result of this thesis. It has an area of 49605m2, a maximum frequencyof 444 MHZ, a score of 2.16 DMIPS/MHz and a consumption of 12W/MHZ(UMC90). itoffers 20.8% gain over the APS3 and 40% compared to the cortex-m3 (with gcc) which is arefrence in termof code density in the market.However, the gain can be increased by working on the compiler because the currentcompiler (gcc) does not fully utilize the complex instructions added (in some cases). Apossible continuation would be to work on a compiler better than gcc wich is not designedfor embedded systems applications with code density at the base. An example is the codesize difference between gcc and keil or iar for ARM processors.

De par la réduction continuelle des dimensions du transistor CMOS, concevoir des systèmes sur puce (SoC) à la fois très denses et énergétiquement efficients devient un réel défi. Concernant la densité, réduire la dimension du transistor CMOS est sujet à de fortes contraintes de fabrication tandis que le coût ne cesse d'augmenter. Concernant l'aspect énergétique, une augmentation importante de la puissance dissipée par unité de surface frêne l'évolution en performance. Ceci est essentiellement dû à l'augmentation du courant de fuite dans les transistors CMOS, entraînant une montée de la consommation d'énergie statique. En observant les SoCs actuels, les mémoires embarquées volatiles tels que la SRAM et la DRAM occupent de plus en plus de surface silicium. C'est la raison pour laquelle une partie significative de la puissance totale consommée provient des composants mémoires. Ces deux dernières décennies, de nouvelles mémoires non volatiles sont apparues possédant des caractéristiques pouvant aider à résoudre les problèmes des SoCs actuels. Parmi elles, la MRAM est une candidate à fort potentiel car elle permet à la fois une forte densité d'intégration et une consommation d'énergie statique quasi nulle, tout en montrant des performances comparables à la SRAM et à la DRAM. De plus, la MRAM a la capacité d'être non volatile. Ceci est particulièrement intéressant pour l'ajout de nouvelles fonctionnalités afin d'améliorer l'efficacité énergétique ainsi que la fiabilité. Ce travail de thèse a permis de mener une exploration en surface, performance et consommation énergétique de l'intégration de la MRAM au sein de la hiérarchie mémoire d'un processeur. Une première exploration fine a été réalisée au niveau mémoire cache pour des architectures multicoeurs. Une seconde étude a permis d'évaluer la possibilité d'intégrer la MRAM au niveau registre pour la conception d'un processeur non volatile. Dans le cadre d'applications des objets connectés, de nouvelles fonctionnalités ainsi que les intérêts apportés par la non volatilité ont été étudiés et évalués. / With the downscaling of the complementary metal-oxide semiconductor (CMOS) technology,designing dense and energy-efficient systems-on-chip (SoC) is becoming a realchallenge. Concerning the density, reducing the CMOS transistor size faces up to manufacturingconstraints while the cost increases exponentially. Regarding the energy, a significantincrease of the power density and dissipation obstructs further improvement inperformance. This issue is mainly due to the growth of the leakage current of the CMOStransistors, which leads to an increase of the static energy consumption. Observing currentSoCs, more and more area is occupied by embedded volatile memories, such as staticrandom access memory (SRAM) and dynamic random access memory (DRAM). As a result,a significant proportion of total power is spent into memory systems. In the past twodecades, alternative memory technologies have emerged with attractive characteristics tomitigate the aforementioned issues. Among these technologies, magnetic random accessmemory (MRAM) is a promising candidate as it combines simultaneously high densityand very low static power consumption while its performance is competitive comparedto SRAM and DRAM. Moreover, MRAM is non-volatile. This capability, if present inembedded memories, has the potential to add new features to SoCs to enhance energyefficiency and reliability. In this thesis, an area, performance and energy exploration ofembedding the MRAM technology in the memory hierarchy of a processor architectureis investigated. A first fine-grain exploration was made at cache level for multi-core architectures.A second study evaluated the possibility to design a non-volatile processorintegrating MRAM at register level. Within the context of internet of things, new featuresand the benefits brought by the non-volatility were investigated.

Le présent travail porte sur la modélisation et l’implémentation un crypto-processeur reconfigurable capable de garantir le niveau de sécurité exigé. L’étude de la résistance du crypto-système étudié aux différents types d’attaques (statistiques, linéaires et différentielles) peut nous mettre sur la trace de possibles failles, d’en extraire les points faibles et de proposer les contres mesures adéquates. C’est ainsi qu’on a pu proposer des approches de correction afin d’améliorer la robustesse de l’algorithme de cryptage symétrique par blocs. Pour cet effet, on a proposé un flot de conception optimisé pour la modélisation, la vérification et la correction des primitives cryptographiques. Mais la contribution majeure du présent travail fût l’exploitation des propriétés de la théorie de chaos. Pour la conception du crypto-processeur proposé, on a fait appel aux avantages de la modélisation à haut niveau. On a proposé d'utiliser les deux niveaux d'abstraction CABA et TLM. L’utilisation simultanée de ces deux niveaux est possible par le biais du niveau ESL, ce qui garantit de minimiser d’une part l’effort permettant de spécifier les fonctionnalités demandées et d’autre part de négliger les détails inutiles au niveau haut de la conception. / Regarding the increasing complexity of cryptographic devices, testing their security level against existing attacks requires a fast simulation environment. The Advanced Encryption Standard (AES) is widely used in embedded systems in order to secure the sensitive data. Still, some issues lie in the used key and the S-BOX. The present work presents a SystemC implementation of a chaos-based crypto-processor for the AES algorithm.The design of the proposed architecture is studied using the SystemC tools. The proposed correction approach exploits the chaos theory properties to cope with the defaulting parameters of the AES algorithm. Detailed experimental results are given in order to evaluate the security level and the performance criteria. In fact, the proposed crypto- system presents numerous interesting features, including a high security level, a pixel distributing uniformity, a sufficiently large key-space with improved key sensitivity, and acceptable speed.

Cette thèse présente le travail de conception, de fabrication et de test d'un processor à 4 qubits Josephson, avec un souci d’évolutivité. Les qubits ont une fréquence réglable et sont tous couplés à un unique bus de couplage, afin d’implémenter la porte à deux qubits iSWAP, sur n’importe quelle paire d'entre eux. Chaque qubit est aussi équipé d’un amplificateur Josephson à bifurcation (JBA). Le principe du processeur, le choix des paramètres, le design micro-onde ainsi que la fabrication sont décrits. Une première expérience montre la lecture simultanée, haute-fidélité et en un coup de tous les qubits, par une technique de multiplexage fréquentiel des signaux de lecture. Une seconde teste la fidélité de la porte à deux qubits iSWAP, qui apparait limitée par la décohérence intrinsèque des qubits. / This thesis presents our effort to design, fabricate and test a simple 4-Josephson qubit processor with scalability potential. The qubits are frequency tunable and are coupled to a shared coupling bus able to implement iSwap two-qubit gates on any pair of qubits. Each qubit is fitted with its own readout made of a Josephson bifurcation amplifier (JBA). The operation principle of the processor, the choice of parameters, the microwave layout design, as well as the fabrication processes are described. A first experiment demonstrates the simultaneous high-fidelity readout of all the qubits by frequency multiplexing of the JBA signals. A second one tests the two-qubit iSwap gate of the processor, the fidelity of which happens to be limited by the intrinsic qubit decoherence.

Mémoire numérisé par la Division de la gestion de documents et des archives de l'Université de Montréal.

Mémoire numérisé par la Division de la gestion de documents et des archives de l'Université de Montréal

Cette thèse vise à définir une méthodologie de mise en œuvre d'applications performantes sur les processeurs embarqués du futur. Ces architectures nécessitent notamment d'exploiter au mieux les différents niveaux de parallélisme (grain fin, gros grain) et de gérer les communications et les accès à la mémoire. Pour étudier cette méthodologie, nous avons utilisé un processeur cible représentatif de ces architectures émergentes, le processeur CELL. Le détecteurde points d'intérêt de Harris est un exemple de traitement régulier nécessitant des unités de calcul intensif. En étudiant plusieurs schémas de mise en oeuvre sur le processeur CELL, nous avons ainsi pu mettre en évidence des méthodes d'optimisation des calculs en adaptant les programmes aux unités spécifiques de traitement SIMD du processeur CELL. L'utilisation efficace de la mémoire nécessite par ailleurs, à la fois une bonne exploitation des transferts et un arrangement optimal des données en mémoire. Nous avons développé un outil d'abstraction permettant de simplifier et d'automatiser les transferts et la synchronisation, CELL MPI. Cette expertise nous a permis de développer une méthodologie permettant de simplifier la mise en oeuvre parallèle optimisée de ces algorithmes. Nous avons ainsi conçu un outil de programmation parallèle à base de squelettes algorithmiques : SKELL BE. Ce modèle de programmation propose une solution originale de génération d'applications à base de métaprogrammation. Il permet, de manière automatisée, d'obtenir de très bonnes performances et de permettre une utilisation efficace de l'architecture, comme le montre la comparaison pour un ensemble de programmes test avec plusieurs autres outils dédiés à ce processeur.

Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.