De nos jours, les systèmes embarqués temps-réels critiques intègrent de plus en plus de composants, et voient leur complexité augmenter. Les systèmes avioniques ont suivi cette évolution, voyant augmenter leurs processus de développement. Dès lors, les développeurs de plates-formes avioniques se sont tournés vers les méthodes de modélisation en avance de phase (i.e. en tout début de cycle de développement), afin d’anticiper les performances de celles-ci et aider à leur dimensionnement. Particulièrement, l’exploration de l’utilisation des ressources matérielles de la plate-forme par la partie applicative (l’ensemble des applications) est le point central de cette exploration des performances. Si les méthodes de modélisation actuelles offrent la possibilité de modéliser une plate-forme depuis les exigences jusqu’au niveau architectural, elles ne sont pas encore adaptées à la modélisation comportementale. Elles ne permettent donc pas l’étude du comportement et la comparaison de différentes architectures d’une plate-forme en avance de phase. Mes travaux de thèse ont pour but d’offrir un processus de modélisation et simulation de plate-forme avionique répondant à cette problématique. L’objectif est de compléter les méthodes de modélisation actuelles pour apporter une analyse plus fine des performances d’une plate-forme en avance de phase, et les comparer avec les exigences. Pour cela, nous proposons une approche en quatre étapes : i) une étape de modélisation des applications et d’extraction des stimuli applicatifs ; ii) une étape de modélisation architecturale du système basée sur AADL (Architecture Analysis and Design Language) et son annexe ARINC653 ; iii) une étape de génération d’un modèle comportemental de la partie matérielle et intergicielle du système en SystemC-TLM ; iv) une étape de simulation et d’analyses, où les stimuli applicatifs sont exécutés par le modèle comportemental, et les performances extraites comparées aux exigences système. Enfin, nous avons validé notre méthode sur un cas d’étude avionique que nous présenterons également. / Nowadays, real-time critical embedded systems are more and more complex due to an increase of the integrated components. Following that trend, avionic systems development complexity increases too. So early modeling processes are more and more used in order to anticipate on plat-forms performance and help sizing them. Particularly, hardware resources usage exploration is a key aspect for performance exploration. Current processes allow to model avionic platform from requirements to architectural level of abstraction, but they do not allow to model a behavioral avionic platform. Thus, they do not allow to explore the hardware resources usage of the platform, neither to compare some alternatives of architectures at early phase of development cycle. My PhD work presents our avionic platform modeling and simulation process that answer that problem. The goal is to complete current modeling processes to offer more accurate early performance analysis, and compare them with the system requirements. For that, we propose a for steps method : i) an application modeling and stimuli extraction step ; ii) an architectural modeling step, based on the AADL (Architecture Analysis and Design Language) and its ARINC653 annex ; iii) a behavioral execution platform model (hardware and middleware) generation step with SystemC-TLM ; iv) a simulation and analysis step, when performance are compared with system requirements. At last, we will present our validation part on an avionic case study.

L'utilisation d'intergiciels pour la réalisation de systèmes temps réel répartis embarqus (TR2E) nécessite la preuve des propriétés de bon fonctionnement de l'intergiciel et une mesure de son impact sur la sémantique du système. Parallèlement, l'intergiciel doit être adaptable et répondre à de nombreuses contraintes (plate-forme d'exécution, ressources, interfaces de communication, ...). Cette thèse propose une architecture adaptable d'intergiciel qui permet 1) l'adaptabilité de ses fonctions élémentaires aux besoins de l'utilisateur, 2) la vérification formelle des propriétés de l'intergiciel. Cette architecture étend celle de l'intergiciel schizophrène. Elle fournit une séparation claire entre la boucle de contrôle et les services fonctionnels de l'intergiciel, facilitant le support de plusieurs politiques de concurrence et de gestions des ressources. Nous avons validé notre proposition en vérifiant formellement les propriétés causales de deux configurations de l'intergiciel, en étendant les mécanismes de l'intergiciel pour proposer une implantation complète des spcifications RTCORBA et DDS, ainsi qu'un guide pour le support d'autres classes d'intergiciels. Enfin, nous proposons une analyse complète des performances, du déterminisme et de l'empreinte mémoire de configurations significatives de l'intergiciel.

Depuis plusieurs années, l'utilisation et le déploiement de systèmes embarqués est en plein essor. Ces systèmes complexes, autrefois isolés les uns des autres, peuvent aujourd'hui communiquer entre eux afin de répondre à de nouveaux besoins. L'échange de données entre ces dispositifs et la facilité de les administrer à distance présentent deux avancées technologiques importantes. Par contre, d'un point de vue de la sécurité, cela les rend plus susceptibles de subir les attaques de pirates informatiques et de voir l'intégrité de leur micrologiciel compromise. Cette réalité est particulièrement vraie pour les systèmes embarqués réseautés domestiques qui sont en général moins bien protégés que leurs homologues en milieux industriels. L'objectif de ce travail de recherche consiste à identifier et éliminer les failles de sécurité dans les systèmes embarqués réseautés domestiques. La phase d'analyse est primordiale, puisque les vulnérabilités dans ces systèmes ne peuvent être contrôlées et éliminées que si elles sont bien identifiées. Cette analyse permettra ensuite de mieux comprendre le déroulement ainsi que l'ampleur de telles attaques afin de mieux s'en prémunir. Une fois cette phase complétée, une exploration de diverses technologies pouvant mener à la protection et à l'intégrité de ces systèmes sera réalisée. Quelques-unes de ces technologies de protection seront finalement employées lors d'une tentative de sécurisation d'un système embarqué réseauté domestique.

Les mécanismes de détection et de recouvrement d'erreur doivent être soigneusement sélectionnés pour les applications embarquées automobiles, principalement à cause de ressources limitées et de contraintes économiques. Cependant, des exigences de sûreté importantes, aggravées par la complexité croissante du logiciel, motive l'industrie automobile à chercher des solutions techniques pour améliorer la robustesse à l'exécution. Le défi est de concevoir une solution de tolérance aux fautes portable, flexible, à forte contraintes économique, en examinant différemment les techniques classiques de redondance et de diversification. Le principe directeur est de contrôler rigoureusement quelle information et quand elle est essentielle à récupérer; quelle instrumentation est nécessaire pour réaliser de la tolérance aux fautes et où il faut la placer dans le programme. La thèse propose une approche pour développer un logiciel de défense, tel un composant externe configurable, reposant sur l'observabilité et la contrôlabilité de mécanismes fournis par un standard d'architecture logicielle automobile émergent AUTOSAR. / Due to limited resources and stringent economical constraints in the automotive industry, error detection and recovery mechanisms of embedded systems are carefully selected. However, critical safety requirements and increasing software complexity motivate car makers to look for technical solutions to improve online software robustness. The challenge is to design a portable, customizable, and lowcost solution for fault tolerance by using differently classical techniques, such as redundancy and diversification. The main principle is to control rigorously which information and when it is necessary to get it; which instrumentation is necessary to perform fault tolerance and where to add this instrumentation in the source code. An approach to develop a defense software is proposed. The defense software is designed as an external customizable component, relying on control and observability mechanisms provided by an emergent standard for automotive software architecture AUTOSAR.

Le contexte aéronautique a depuis plusieurs années mis en évidence le besoin croissant de technologies de sécurité permettant d'éviter des utilisations malveillantes des matériels ou services installés à bord des avions. La plupart des approches de sécurisation 'avion' se concentre sur des méthodes et techniques permettant de sécuriser les échanges au sein de l'avion. Elles sont cependant inadaptées à la sécurisation dans les cas d'interconnexion des réseaux avioniques avec le reste des réseaux de communication (réseau Internet par exemple). Le problème abordé dans ce travail de thèse vise donc à proposer une architecture de sécurité et de sûreté pour l'ensemble des communications aéronautiques et permettant une interconnexion sécurisée entre le monde 'avion' et le monde extérieur, en tenant compte de l'ensemble des critères de sécurité qui caractérisent les divers environnements traversés et considère dès le départ les divers principes de standardisation associés afin de garantir la pérennité scientifique et industrielle.La solution architecturale proposée dans ce travail de thèse repose principalement sur un composant central de routage, de filtrage et de sécurisation des flux de données aéronautiques. Le travail de conception et de développement de ce composant appelé Routeur Sécurisé de Nouvelle Génération (routeur SNG) a permis une validation expérimentale sur un système reproduisant un système embarqué. / For several years, security technology has become a growing necessity for the aeronautical world. It avoids unexpected and unauthorized access to the on-board services and the systems used by companies for their operational requirements. Most current approaches are centred on methods and systems to secure data exchanges inside the plane and to isolate airground communications on dedicated links.These approaches are mandatory but they are no longer sufficient to secure avionic data flows. The evolution from isolated to interconnected avionic networks and their opening to other data networks (the global Internet for instance) is more and more viewed as inescapable.This thesis explores a way of providing a security architecture for all aeronautical communications, in order to extend the existing safety architecture. This new architecture will enable airliners to interconnect “plane” networks and open them safely and securely with the outside world (for example the Internet).One of the main requirements in our work is standardisation: the proposed solution must integrate standardisation constraints of avionic systems as a prerequisite, and provide a secure interconnection point between the on-board segment, the ground segment and the air-ground segment.The architecture we propose in this thesis is mainly based on a central core component to route, filter and secure aeronautical data flows. We have called this system The Secure New Generation Router (SNG Router). The definition, the design and the implementation of this component are here validated on a pseudo-embedded system.

Dans cette recherche, on a conçu et validé un nouveau noeud sans fil qui sera intégré dans un système automatique de contrôle des structures de génie civil. Le prototype est conçu à partir des dernières technologies dans le domaine des systèmes embarqués. Le prototype utilise la technologie développée pour les réseaux sans fil personnels WPAN (Wireless Personal Area Network) pour la transmission de données vers la centrale locale d'interrogation des données. Les capacités de calcul que le prototype possède nous permettent d'implémenter et d'exécuter plusieurs algorithmes de contrôle de l'état des structures. La transformée de Fourier rapide est utilisée comme algorithme illustratif dans le noeud sans fil. L'objectif de cette recherche est de mettre en place un réseau de capteurs sans fil qui supporte le calcul collaboratif en temps réel des dominées mesurées, pour l'identification des dommages potentiels dans la structure.

In this master thesis, we present two different hardware implementations of the Oscillatory Dynamic Link Matcher (ODLM). The ODLM is an algorithm which uses the synchronization in a network of spiking neurons to realize different signal processing tasks. The main objective of this work is to identify the key design choices leading to the efficient implementation of an embedded version of the ODLM. The resulting systems have been tested with image segmentation and image matching tasks. The first system is bit-slice and time-driven. The state of the whole network is updated at regular time intervals. The system uses a bit-slice architecture with a large number of processing elements. Each processing element, or slice, implements one neuron of the network and takes the form of a column on the hardware. The columns are placed side by side and they are locally connected to their 2 neighbors. This local hardware connection scheme makes the system scalable, which means that columns can be easily added to increase the capacity of the system. Each column consists of a weight vector, a synapse model unit and a membrane model unit. The system can implement any network topology, making it very flexible. The function governing the time evolution of the neurons' membrane potential is approximated by a piece-wise linear function to reduce the amount of logical resources required. With this system, a fully-connected network of 648 neurons can be implemented on a Virtex-5 Xilinx XC5VSX5OT FPGA clocked at 100 MHz. The system is designed to process simultaneous spikes in parallel, reaching a maximum processing speed of 6 Mspikes/s. It can segment a 23×23 pixel image in 2 seconds and match two pre-segmented 90×30 pixel images in 550 ms. The second system is event-driven. A single processing element sequentially processes the spikes. This processing element is a 5-stage pipeline which can process an average of 1 synapse per 7 clock cycles. The synaptic weights are not stored in memory in this system, they are computed on-the-fly as spikes are processed. The topology of the network is also resolved during operation, and the system supports various regular topologies like 8-neighbor and fully-connected. The membrane potential time evolution function is computed with high precision using a look-up table. On the Virtex-5 FPGA, a network of 65 536 neurons can be implemented and a 406×158 pixel image can be segmented in 200 ms. The FPGA can be clocked at 100 MHz. Most of the design choices made for the second system are well adapted to the hardware implementation of the ODLM. In the original ODLM, the weight values do not change over time and usually depend on a single variable. It is therefore beneficial to compute the weights on the fly rather than saving them in a huge memory bank. The event-driven approach is a very efficient strategy. It reduces the amount of computations required to run the network and the amount of data moved in and out of memory. Finally, the precise computation of the neurons' membrane potential increases the convergence speed of the network.

Les laboratoires de recherche sur l'assistance aux personnes âgées ou avec une déficience cognitive possèdent actuellement peu de solutions réellement déployables dans un habitat. Ils se heurtent donc à un problème de transfert de leurs applications vers des conditions réelles. En effet, la plupart de ces applications ont besoin de serveurs et d'équipements coûteux ou complexes à installer. La nouvelle tendance des laboratoires de recherche est donc à l'élaboration de solutions plug and play . En effet, ces dernières sont facilement et rapidement installables dans un habitat. C'est dans cette optique que mon présent projet de recherche a été réalisé. L'objectif de cette maîtrise est de proposer une solution à ce problème en déployant des plateformes embarquées pouvant supporter des applications multimédias distribuées. Ces plateformes appelées noeuds multimédias ont la particularité d'être simples d'installation, peu intrusives et de faibles coûts. Afin de tester la gestion du réseau de noeuds multimédias, une application distribuée de suivi multimédia à travers un habitat intelligent a été réalisée dans l'appartement du laboratoire DOMUS.

Les applications embarquées ont besoin de plus en plus de puissance de calcul et doivent être déployées sur des architectures spécifiques pour assurer les contraintes non-fonctionnelles du système. Ces architectures peuvent être composées d'unités de calcul hétérogènes, comme des processeurs ou des accélérateurs matériels. Cette hétérogénéité rend le déploiement d'applications de plus en plus complexe, notamment avec l'apparition de circuits reconfigurables dynamiquement. Un des verrous majeurs à ce déploiement réside dans la gestion des communications entre les parties statiques et dynamiques des applications.Le verrou adressé dans cette thèse concerne la gestion des communications entre les blocs fonctionnels de l'application répartis de manière statique en logiciel et de manière dynamique en matériel. Pour faciliter le déploiement des applications existantes et à venir, notre approche s'appuie sur deux contributions complémentaires : une méthodologie de conception basée sur le raffinement progressif d'acteurs flot-de-données, et un middleware distribué assurant les communications entre les acteurs une fois ceux-ci déployés sur la plateforme.Nous avons validé ces concepts sur une application dynamique de suivi de cible en traitement d'images.Dans ce contexte, nous nous sommes intéressés à la virtualisation des communications au sein de la plateforme pour faire communiquer les parties matérielles et logicielles de l'application de manière transparente. Nos contributions ont permis d'aboutir à un démonstrateur opérationnel dans le cadre du projet FOSFOR. / Applications require more computing power and need to be implemented on specific architectures to ensure the non-functioning constraints of the system. These architectures can be composed of heterogeneous processing units, such as processors or hardware accelerators. This heterogeneity makes the deployment of applications on such architectures increasingly complex, especially with the emergence of dynamically reconfigurable devices. One of the hardest obstacles to this deployment is to manage the communication between the static parts and the dynamic ones of the applications.This thesis deals with the communication management issue between the application functional blocks, ones being statically implemented in software, and the others dynamically in hardware. In order to facilitate the deployment of existing applications and those to come, our approach relies on two complementary contributions: a methodology of conception based on the progressive refinement of data-flow actors, and a distributed middleware ensuring the communication between the actors deployed on the platform.These concepts have been validated on a dynamic tracking target application relying on image processing. In this context, we were interested in the virtualization of the communication within the platform in order to allow the communications between the software and the hardware parts of the application in a transparent way. Our contributions permits us to achieve an operational demonstrator in the frame of the FOSFOR project.

Les systèmes embarqués prennent une place de plus en plus grande dans le marché actuelavec des dispositifs basée sur des systèmes on-chip. Ces systèmes embarqués ont descontraintes très fortes concernant leurs coût, taille, consommation, fiabilité et dimensions.Dans ce contexte la densité de code d'un processeur devient un critère important.Dans cette thèse l'idée était de prendre un processeur RISC(l'APS3 de la société Cortus)qui a de bonne performance pour le monde embarqué et d'augmenter sa densité de code.Plusieurs méthodes ont été testé :– compression à base de Huffman.– compression à base de dictionnaire.– modification du jeu d'instructions.Les méthodes de compression ont montrée leur limites dans notre cas car soit ellesn'étaient pas compatible avec nos objectifs , soit elles offraient un gain pas assez importantcomparé aux surplus en terme de taille et de cycle en plus lors de l'exécution. Ce qui nousa poussé vers la modification du jeu d'instructions.Le résultat obtenu est une augmentation de la taille du code de 25% dans la phase derecherche et de 20.8% dans la version finale du processeur car il aura fallu faire un compromispour garder une petite taille et de bonnes performances.L'APS3CD est le résultat de cette thèse. il a une surface de 49605m2, une fréquencemaximale de 444 MHZ, un score de 2.16 DMIPS/MHZ et une consommation de12 W/MHZ(UMC90). il offre 20.8% de gain par rapport à l'APS3 et 40% par rapport aucortex-m3 (avec gcc) qui est une référence en terme de densité de code dans le marché.Toutefois le gain obtenu peut être augmente en travaillant sur le compilateur car lecompilateur actuel (gcc) n'utilise pas pleinement les instructions complexes ajoutés (dansquelque cas). Une continuation possible serait de travailler sur un compilateur qui soitmeilleur que gcc qui à la base n'est pas destinée aux systèmes embarqué avec des demandesde densité de code. Un exemple est la différence de taille du code entre gcc etiar ou keil pour les processeurs ARM. / Since the market is moving toward portable devices with a one device System on-Chip(SoC), code density of a processor becomes an important criteria.The idea of this thesis was to improve the code density of the Cortus processor theAPS3, which is an embedded RISC processor with good performances.Several methods were tried :– Huffman compression.– Dictionnary based compression.– Instruction set modification.Compression methods have shown their limits in this case either because they werenot compatible with our goals or did not provided a gain large enough compared to surplusesin terms of size and cycle number when running. This prompted us to modifie theinstruction set.The result was 25% of code density improvement in the research phase and 20.8% ofcode density improvement in the final version of the processor because we had to keepgood perfomances and small size of the APS3.APS3CD is the result of this thesis. It has an area of 49605m2, a maximum frequencyof 444 MHZ, a score of 2.16 DMIPS/MHz and a consumption of 12W/MHZ(UMC90). itoffers 20.8% gain over the APS3 and 40% compared to the cortex-m3 (with gcc) which is arefrence in termof code density in the market.However, the gain can be increased by working on the compiler because the currentcompiler (gcc) does not fully utilize the complex instructions added (in some cases). Apossible continuation would be to work on a compiler better than gcc wich is not designedfor embedded systems applications with code density at the base. An example is the codesize difference between gcc and keil or iar for ARM processors.