Esta tese objetiva propor algorítmos para a redução do tamanho dos fios em circuitos VLSI considerando elementos críticos dos circuitos. O problema é abordado em duas perspectivas diferentes: posicionamento e roteamento. Na abordagem de posicionamento, a tese explora métodos para realizar posicionamento de um tipo particular de circuito VLSI, que são conhecidos como circuitos 3D. Diferente de trabalhos anteriores, este tese aborda o problema considerando as conexões verticais (chamadas 3D-Vias) e as limitações impostas pelas mesmas. Foi realizado um fluxo completo, iniciando no tratamento de pinos de entrada e saída (E/S), posicionamento global, posicionamento detalhado e posicionamento das 3D-Vias. A primeira etapa espalha os pinos de E/S de maneira equilibrada objetivando auxiliar o posicionamento para obter uma quantidade reduzida de 3D-Vias. O mecanismo de posicionamento global baseado no algorítmo de Quadratic Placement considera informações da tecnologia e requerimento de espaçamento de 3D-Vias para reduzir o comprimento das conexões e equilibrar a distrubuição das células em 3D. Conexes críticas podem ser tratadas através da insercão de redes artificiais que auxiliam a evitar que 3D-Vias sejam usadas em conexões críticas do circuito. Finalmente, 3D-Vias são posicionadas por um algorítmo rápido baseado na legalizaçãao Tetris. O framework completo reforça os potenciais benefícios dos circuitos 3D para a melhora do comprimento das conexões e apresenta algorítmos eficientes projetados para circutos 3D podendo estes serem incorporados em novas ferramentas. Na abordagem de roteamento, um novo algorítmo para obtenção de árvores de Steiner chamado AMAZE é proposto, combinando métodos existentes com novos métodos que são efetivos para produzir fios curtos e de baixo atraso para elementos críticos. Um técnica de biasing atua na redução do tamanho dos fios, obtendo resultados próximos da solução ótima enquanto que dois fatores de timing chamados path-length factor e sharing factor propiciam melhora do atraso para conexões sabidas como críticas. Enquanto que AMAZE apresenta melhorias significativas em um algorítmo padrão na indústria de CAD (Maze Routers), ele produz árvores de roteamento com uso de CPU comparável com algorítmos heurísticos de árvore de Steiner e menor atraso. / This thesis targets the wire length improvement of VLSI circuits considering critical elements of a circuit. It considers the problem from two different perspectives: placement and routing. On placement, it explores methods to perform placement of 3D circuits considering issues related to vertical interconnects (3D-Vias). A complete flow, starting from the I/O pins handling, global placement, detailed placement and 3D-Via placement is presented. The I/O pins algorithm spreads the I/Os evenly and aids the placer to obtain a reduced number of 3D-Vias. The global placement engine based on Quadratic algorithm considers the technology information and 3D-Via pitch to reduce wire length and balance the cells distribution on 3D. Critical connections can be handled by insertion of artificial nets that lead to 3D-Via avoidance for those nets. Finally, 3D-Vias are placed by a fast algorithm based on Tetris legalization. The whole framework enforces the potential benefits of 3DCircuits on wire length improvement and demonstrates efficient algorithms designed for 3D placement that can be incorporated in new tools. On routing, a new flexible Steiner tree algorithm called AMAZE is proposed, combining existing and new methods that are very effective to produce short wire length and low delay to critical elements. A biasing technique provides close to optimal wire lengths while a path length factor and a sharing factor enables a very wide delay and wire length trade-off. While AMAZE presents significant improvements on a industry standard routing algorithm (Maze Routers), it produces routing trees with comparable speed and beter delay than heuristic Steiner tree algorithms such as AHHK and P-Trees.

Este trabalho trata de arquiteturas e algoritmos para o desenvolvimento de sistemas computacionais. Tais sistemas são constituídos de um microprocessador (específico ou comercialmente disponível), de seu conjunto de programas e de um HW dedicado que será utilizado para otimização do sistema. O objetivo principal desta tese é demonstrar que, presentemente, a linha divisória entre HW e SW e cada vez mais tênue, e a transição entre um e outro pode ser feita de maneira suave pelo projetista de sistemas, na busca de um ponto ótimo no balanço entre custo e desempenho. Apresenta-se em seqüência o ambiente de CAD, a classificação de rotinas e os métodos de otimização tendo em vista esta classificação para o aumento de desempenho de sistemas computacionais. A seguir são apresentadas técnicas para processadores dedicados de arquitetura Risc, visando a otimização de certos tipos de programas. Os resultados de aceleração são apresentados para um conjunto de exemplos. Tendo em vista o mercado nacional de eletrônica, fortemente baseado em microcontroladores, estudam-se e mostram-se possibilidades de otimização e integração de sistemas baseados em tais processadores, assim como a aplicabilidade das mesmas técnicas para processadores dedicados. A viabilidade técnica desta realização é discutida através de exemplos baseados em aplicações reais. Finalmente, a validação de sistemas computacionais, em especial aqueles trabalhados nesta tese, é discutida. / This work discusses architectures and algorithms for the development of computational systems, which are based on a microprocessor (custom or off-the-shelf), the set of application programs and a dedicated HW, used to increase the performance of the whole system. The goal of this work is to show that, nowadays, the division line between SW and HW is smooth, and the transition from one to the other can be achieved by the system designer using a specific CAD in order to obtain a trade-off between cost and performance. The CAD environment is presented, followed by routine classification and optimization methods based on the former classification to increase the performance of the system. Techniques devoted to systems based on dedicated Risc processors are showed next, to optimize certain type of programs. Positive results are shown for a set of examples. Since the Brazilian electronics market is strongly based on microcontrollers, the study and results of optimization techniques regarding this type of systems are also presented. The same techniques can be applied to dedicated processors as well. Results of this proposal are obtained for a set of real world examples. The last topic of this work regards the validation of computational systems, mainly those presented throughout this work.

Este trabalho tem dois propósitos principais. O primeiro compreende o estudo de um equipamento transceptor para viabilizar a transmissão digital de dados duplex a dois fins na malha telefônica comercial instalada. Um estudo inicial da linha de assinante e dos principais métodos de transmissão duplex e realizado. O método de cancelamento de eco e sugerido por conferir ao transceptor melhor desempenho. O transceptor tem a sua estrutura abordada e definida. Além do cancelador, todos os demais circuitos, julgados pelo autor como importantes, são analisados. Dentre os principais estão o codificador 2B1Q, os equalizadores adaptativos e a referencia adaptativa. O segundo propósito compreende o estudo de uma arquitetura capaz de implementar o cancelador do transceptor e sua especificação e simulação. Inicialmente, junto a proposta do equipamento, tipos de canceladores, formas de cancelamento e demais características relacionadas são abordadas. O algoritmo utilizado para a adaptação dos coeficientes e exposto, e, através de simulações, validado. Os problemas decorrentes do use de palavra finita em sistemas digitais sac. considerados. Os procedimentos da operação de cancelamento são especificados e as tarefas distribuídas. Após, finalizando este trabalho, propõe-se a parte operativa, composta por dois processadores, por um banco de registradores e por uma interface de entrada e saída. A arquitetura e descrita em linguagem HDC de descrição de hardware e apos simulada funcionalmente para validação das funções pretendidas. A parte de controle, parcialmente descrita também em HDC, tem algumas características comentadas . / This work has two main goals. The first one is the study of a transceiver equipment to allow two-wire duplex data digital transmission over the existing telephonic network. An initial study of the subscriber line and of the main duplex transmission methods is done. The echo cancellation method is suggested since higher performance transceiver may be obtained. The structure of the transceiver is considered and defined. Besides the echo canceller, all the others circuits deemed important by the author are analysed. The second goal comprehends the study of an architecture capable of implementing the transceiver echo canceller, and its specification and simulation. Initially, gearing to the equipment proposal, the type of cancellers, ways of cancelling and other related characteristics are approached. The algorithm used for the adaptation of coefficients is exposed and validated through simulations. The problems due to the use of finite word length in digital systems are considered. The cancelling operation procedures are specified and the different tasks are distributed. Finally, at the end of this work, the data path, composed of two processors, of a register bank and of an I/O interface, is proposed. The architecture is described in the HDC hardware description language, and later it is simulated for validation of the proposed functions. The control path, partially described in HDC also, has some of its characteristics addressed.

A etapa de particionamento em circuitos VLSI 3D é fundamental na distribuição de células e blocos para as camadas do circuito, além de auxiliar na redução da complexidade dos posicionadores. Estes, quando o particionamento é bem realizado, permitem que se atinjam soluções com menor comprimento total de fios, o que reduz a dissipação de potência e aumenta o desempenho dos circuitos. Atualmente, os algoritmos utilizados para resolver o problema de particionamento em circuitos 3D são adaptações daqueles aplicados em circuitos planares. Ou seja, o circuito é particionado como se fosse um hipergrafo tradicional, e as células são assinaladas diretamente para as partições, com o objetivo de reduzir somente as conexões que cruzam as partes. Contudo essa solução é simplista e faz com que o algoritmo não perceba a criação de conexões longas, o que aumenta o número de vias do circuito e, consequentemente, sua área. É importante compreender que o valor dos recursos usados é um múltiplo da distância vertical das camadas. Na verdade, considerando-se que o caminho de uma camada para outra adjacente atravessa todos os níveis de metal, é evidente que qualquer ligação vertical superior à adjacente pode ser proporcionalmente mais custosa para o roteamento, sem mencionar o atraso provocado e o quanto da área ativa é ocupada. Em vista disso, este trabalho apresenta um conjunto de algoritmos desenvolvidos para reduzir o número de vias em circuitos VLSI 3D. A otimização é obtida pelo uso de duas estratégias distintas: a análise prévia da estrutura interna do circuito e a redução do número de conexões verticais não-adjacentes. Os algoritmos propostos, além de reduzir o número de vias-3D, adaptam a lógica dos circuitos 2D para os 3D mantendo o balanceamento de área e dos pinos de I/O entre as diferentes camadas. Os resultados experimentais mostram que essas técnicas reduzem o número total de vias-3D em 19%, 18%, 12% e 16% em duas, três, quatro e cinco tiers, respectivamente, comparados com os resultados das abordagens atuais. / A 3D circuit is the stacking of regular 2D circuits. The advances on the fabrication and packaging technologies allow interconnection of stacked 2D circuits. However, 3D-vias can impose significant obstacles and constraints to the 3D placement problem. Most of the existing placement and partitioning algorithms completely ignore this fact, but they do optimize the number of vias using a min-cut partitioning applied to a generic graph partitioning problem. This work proposes a new approach for I/O pads and cells partitioning addressing 3D-vias reduction and its impact on the 3D circuit design. The approach presents two distinct strategies: the first one is based on circuit structure analyses and the second one reducing the number of connections between nonadjacent tiers. The strategies outperformed a state-of-the-art hypergraph partitioner, hMetis and other approaches by providing a reduction of the number of 3D-vias 19%, 17%, 12% and 16% using two, three, four and five tiers.

A etapa de particionamento em circuitos VLSI 3D é fundamental na distribuição de células e blocos para as camadas do circuito, além de auxiliar na redução da complexidade dos posicionadores. Estes, quando o particionamento é bem realizado, permitem que se atinjam soluções com menor comprimento total de fios, o que reduz a dissipação de potência e aumenta o desempenho dos circuitos. Atualmente, os algoritmos utilizados para resolver o problema de particionamento em circuitos 3D são adaptações daqueles aplicados em circuitos planares. Ou seja, o circuito é particionado como se fosse um hipergrafo tradicional, e as células são assinaladas diretamente para as partições, com o objetivo de reduzir somente as conexões que cruzam as partes. Contudo essa solução é simplista e faz com que o algoritmo não perceba a criação de conexões longas, o que aumenta o número de vias do circuito e, consequentemente, sua área. É importante compreender que o valor dos recursos usados é um múltiplo da distância vertical das camadas. Na verdade, considerando-se que o caminho de uma camada para outra adjacente atravessa todos os níveis de metal, é evidente que qualquer ligação vertical superior à adjacente pode ser proporcionalmente mais custosa para o roteamento, sem mencionar o atraso provocado e o quanto da área ativa é ocupada. Em vista disso, este trabalho apresenta um conjunto de algoritmos desenvolvidos para reduzir o número de vias em circuitos VLSI 3D. A otimização é obtida pelo uso de duas estratégias distintas: a análise prévia da estrutura interna do circuito e a redução do número de conexões verticais não-adjacentes. Os algoritmos propostos, além de reduzir o número de vias-3D, adaptam a lógica dos circuitos 2D para os 3D mantendo o balanceamento de área e dos pinos de I/O entre as diferentes camadas. Os resultados experimentais mostram que essas técnicas reduzem o número total de vias-3D em 19%, 18%, 12% e 16% em duas, três, quatro e cinco tiers, respectivamente, comparados com os resultados das abordagens atuais. / A 3D circuit is the stacking of regular 2D circuits. The advances on the fabrication and packaging technologies allow interconnection of stacked 2D circuits. However, 3D-vias can impose significant obstacles and constraints to the 3D placement problem. Most of the existing placement and partitioning algorithms completely ignore this fact, but they do optimize the number of vias using a min-cut partitioning applied to a generic graph partitioning problem. This work proposes a new approach for I/O pads and cells partitioning addressing 3D-vias reduction and its impact on the 3D circuit design. The approach presents two distinct strategies: the first one is based on circuit structure analyses and the second one reducing the number of connections between nonadjacent tiers. The strategies outperformed a state-of-the-art hypergraph partitioner, hMetis and other approaches by providing a reduction of the number of 3D-vias 19%, 17%, 12% and 16% using two, three, four and five tiers.

Esta tese objetiva propor algorítmos para a redução do tamanho dos fios em circuitos VLSI considerando elementos críticos dos circuitos. O problema é abordado em duas perspectivas diferentes: posicionamento e roteamento. Na abordagem de posicionamento, a tese explora métodos para realizar posicionamento de um tipo particular de circuito VLSI, que são conhecidos como circuitos 3D. Diferente de trabalhos anteriores, este tese aborda o problema considerando as conexões verticais (chamadas 3D-Vias) e as limitações impostas pelas mesmas. Foi realizado um fluxo completo, iniciando no tratamento de pinos de entrada e saída (E/S), posicionamento global, posicionamento detalhado e posicionamento das 3D-Vias. A primeira etapa espalha os pinos de E/S de maneira equilibrada objetivando auxiliar o posicionamento para obter uma quantidade reduzida de 3D-Vias. O mecanismo de posicionamento global baseado no algorítmo de Quadratic Placement considera informações da tecnologia e requerimento de espaçamento de 3D-Vias para reduzir o comprimento das conexões e equilibrar a distrubuição das células em 3D. Conexes críticas podem ser tratadas através da insercão de redes artificiais que auxiliam a evitar que 3D-Vias sejam usadas em conexões críticas do circuito. Finalmente, 3D-Vias são posicionadas por um algorítmo rápido baseado na legalizaçãao Tetris. O framework completo reforça os potenciais benefícios dos circuitos 3D para a melhora do comprimento das conexões e apresenta algorítmos eficientes projetados para circutos 3D podendo estes serem incorporados em novas ferramentas. Na abordagem de roteamento, um novo algorítmo para obtenção de árvores de Steiner chamado AMAZE é proposto, combinando métodos existentes com novos métodos que são efetivos para produzir fios curtos e de baixo atraso para elementos críticos. Um técnica de biasing atua na redução do tamanho dos fios, obtendo resultados próximos da solução ótima enquanto que dois fatores de timing chamados path-length factor e sharing factor propiciam melhora do atraso para conexões sabidas como críticas. Enquanto que AMAZE apresenta melhorias significativas em um algorítmo padrão na indústria de CAD (Maze Routers), ele produz árvores de roteamento com uso de CPU comparável com algorítmos heurísticos de árvore de Steiner e menor atraso. / This thesis targets the wire length improvement of VLSI circuits considering critical elements of a circuit. It considers the problem from two different perspectives: placement and routing. On placement, it explores methods to perform placement of 3D circuits considering issues related to vertical interconnects (3D-Vias). A complete flow, starting from the I/O pins handling, global placement, detailed placement and 3D-Via placement is presented. The I/O pins algorithm spreads the I/Os evenly and aids the placer to obtain a reduced number of 3D-Vias. The global placement engine based on Quadratic algorithm considers the technology information and 3D-Via pitch to reduce wire length and balance the cells distribution on 3D. Critical connections can be handled by insertion of artificial nets that lead to 3D-Via avoidance for those nets. Finally, 3D-Vias are placed by a fast algorithm based on Tetris legalization. The whole framework enforces the potential benefits of 3DCircuits on wire length improvement and demonstrates efficient algorithms designed for 3D placement that can be incorporated in new tools. On routing, a new flexible Steiner tree algorithm called AMAZE is proposed, combining existing and new methods that are very effective to produce short wire length and low delay to critical elements. A biasing technique provides close to optimal wire lengths while a path length factor and a sharing factor enables a very wide delay and wire length trade-off. While AMAZE presents significant improvements on a industry standard routing algorithm (Maze Routers), it produces routing trees with comparable speed and beter delay than heuristic Steiner tree algorithms such as AHHK and P-Trees.

Este trabalho trata de arquiteturas e algoritmos para o desenvolvimento de sistemas computacionais. Tais sistemas são constituídos de um microprocessador (específico ou comercialmente disponível), de seu conjunto de programas e de um HW dedicado que será utilizado para otimização do sistema. O objetivo principal desta tese é demonstrar que, presentemente, a linha divisória entre HW e SW e cada vez mais tênue, e a transição entre um e outro pode ser feita de maneira suave pelo projetista de sistemas, na busca de um ponto ótimo no balanço entre custo e desempenho. Apresenta-se em seqüência o ambiente de CAD, a classificação de rotinas e os métodos de otimização tendo em vista esta classificação para o aumento de desempenho de sistemas computacionais. A seguir são apresentadas técnicas para processadores dedicados de arquitetura Risc, visando a otimização de certos tipos de programas. Os resultados de aceleração são apresentados para um conjunto de exemplos. Tendo em vista o mercado nacional de eletrônica, fortemente baseado em microcontroladores, estudam-se e mostram-se possibilidades de otimização e integração de sistemas baseados em tais processadores, assim como a aplicabilidade das mesmas técnicas para processadores dedicados. A viabilidade técnica desta realização é discutida através de exemplos baseados em aplicações reais. Finalmente, a validação de sistemas computacionais, em especial aqueles trabalhados nesta tese, é discutida. / This work discusses architectures and algorithms for the development of computational systems, which are based on a microprocessor (custom or off-the-shelf), the set of application programs and a dedicated HW, used to increase the performance of the whole system. The goal of this work is to show that, nowadays, the division line between SW and HW is smooth, and the transition from one to the other can be achieved by the system designer using a specific CAD in order to obtain a trade-off between cost and performance. The CAD environment is presented, followed by routine classification and optimization methods based on the former classification to increase the performance of the system. Techniques devoted to systems based on dedicated Risc processors are showed next, to optimize certain type of programs. Positive results are shown for a set of examples. Since the Brazilian electronics market is strongly based on microcontrollers, the study and results of optimization techniques regarding this type of systems are also presented. The same techniques can be applied to dedicated processors as well. Results of this proposal are obtained for a set of real world examples. The last topic of this work regards the validation of computational systems, mainly those presented throughout this work.

Atualmente, o use de ferramentas de apoio ao projeto de circuitos integrados é indispensável, devido a complexidade desses circuitos que aumenta incessantemente. O presente trabalho discute um modelo para integração de ferramentas em um ambiente único - formando um framework - com o objetivo de acelerar o processo de concepção dos circuitos através da automatização de tarefas, livrando o projetista de tarefas como a administração de recursos distribuídos, o armazenamento de arquivos e assim por diante. 0 framework proposto é baseado em um ambiente amplamente conhecido: o World Wide Web. Ao utilizar o World Wide Web como base para o ambiente de integração de ferramentas, muito trabalho é poupado, uma vez que grande parte da interface gráfica e do controle de rede do framework já esta implementada. A facilidade de acesso ao WWW também é uma grande vantagem, no caso de uma equipe de projeto distribuída. A integração das ferramentas segue dois modelos. O primeiro é utilizado em ferramentas de maior interação com o usuário. Nesse caso, a ferramenta deve ser re-escrita para ser integrada ao ambiente na forma de applets - programas escritos com a linguagem Java que podem ser anexados a documentos WWW. O segundo modelo é utilizado em ferramentas com pouca ou nenhuma interação com o usuário. Essas ferramentas são integradas através de entradas e saídas de dados. Usando applets Java, a funcionalidade e a interface gráfica da ferramenta são independentes de plataforma e podem ser anexadas a documentos WWW, o que faz com que a ferramenta possa ser executada na maquina do projetista. reduzindo a carga de processamento do servidor do framework. Já as ferramentas integradas usando o segundo modelo devem ser executadas no servidor devido compatibilidade, já que são dependentes de plataforma. Objetivando fundamentar e validar a proposta do framework baseado no WWW, uma revisão bibliográfica é apresentada, em ambos os temas: World Wide Web e CAD Frameworks. A partir dessa revisão e da especificação proposta, implementou-se um protótipo integrando ferramentas usando ambos os mecanismos descritos. A descrição do protótipo e suas características são apresentadas, bem como alguns pontos críticos que devem ser alvo de pesquisa em trabalhos futuros. / Nowadays the use of design automation tools for integrated circuits is more necessary than ever, due to the always increasing complexity of such circuits. This work discusses a model for tool integration in a framework, in order to speed up the design flow, saving the designer from tasks such as distributed resources and file administration. This framework is based on a well known environment: the World Wide Web. When using the World Wide Web as the base for the framework, a lot of work is saved since most of the user's graphic interface and the network management is already done. The availability of the WWW is also interesting, in the case of a distributed design team. The integration of the tools follows two models. The first is that of interactive tools. In this case, the tool must be re-written to be integrated to the environment as applets - applications written using the Java language that can be attached to WWW documents. The second model is used on poorly or non-interactive tools. In this case, the tool is integrated by its input and output streams. Using Java applets, the tools functionality and graphical interface are platform independent and may be attached to a WWW hyperdocument. Thus, the tool may run at the user's machine. Using this architecture, it is possible to divide the processing task among the framework server and the designer's machines. The tools that are integrated using the second model must run on the framework server due to compatibility issues, since they are platform dependent. In order to validate the proposed web based design framework, a literature review is presented in both themes: World Wide Web and CAD Frameworks. From the literature review and the proposed specification, a prototype was implemented, integrating tools using both the mechanisms described. The description of the prototype and its features are presented, as well as some critical points that need to be improved in future works.

Atualmente, o use de ferramentas de apoio ao projeto de circuitos integrados é indispensável, devido a complexidade desses circuitos que aumenta incessantemente. O presente trabalho discute um modelo para integração de ferramentas em um ambiente único - formando um framework - com o objetivo de acelerar o processo de concepção dos circuitos através da automatização de tarefas, livrando o projetista de tarefas como a administração de recursos distribuídos, o armazenamento de arquivos e assim por diante. 0 framework proposto é baseado em um ambiente amplamente conhecido: o World Wide Web. Ao utilizar o World Wide Web como base para o ambiente de integração de ferramentas, muito trabalho é poupado, uma vez que grande parte da interface gráfica e do controle de rede do framework já esta implementada. A facilidade de acesso ao WWW também é uma grande vantagem, no caso de uma equipe de projeto distribuída. A integração das ferramentas segue dois modelos. O primeiro é utilizado em ferramentas de maior interação com o usuário. Nesse caso, a ferramenta deve ser re-escrita para ser integrada ao ambiente na forma de applets - programas escritos com a linguagem Java que podem ser anexados a documentos WWW. O segundo modelo é utilizado em ferramentas com pouca ou nenhuma interação com o usuário. Essas ferramentas são integradas através de entradas e saídas de dados. Usando applets Java, a funcionalidade e a interface gráfica da ferramenta são independentes de plataforma e podem ser anexadas a documentos WWW, o que faz com que a ferramenta possa ser executada na maquina do projetista. reduzindo a carga de processamento do servidor do framework. Já as ferramentas integradas usando o segundo modelo devem ser executadas no servidor devido compatibilidade, já que são dependentes de plataforma. Objetivando fundamentar e validar a proposta do framework baseado no WWW, uma revisão bibliográfica é apresentada, em ambos os temas: World Wide Web e CAD Frameworks. A partir dessa revisão e da especificação proposta, implementou-se um protótipo integrando ferramentas usando ambos os mecanismos descritos. A descrição do protótipo e suas características são apresentadas, bem como alguns pontos críticos que devem ser alvo de pesquisa em trabalhos futuros. / Nowadays the use of design automation tools for integrated circuits is more necessary than ever, due to the always increasing complexity of such circuits. This work discusses a model for tool integration in a framework, in order to speed up the design flow, saving the designer from tasks such as distributed resources and file administration. This framework is based on a well known environment: the World Wide Web. When using the World Wide Web as the base for the framework, a lot of work is saved since most of the user's graphic interface and the network management is already done. The availability of the WWW is also interesting, in the case of a distributed design team. The integration of the tools follows two models. The first is that of interactive tools. In this case, the tool must be re-written to be integrated to the environment as applets - applications written using the Java language that can be attached to WWW documents. The second model is used on poorly or non-interactive tools. In this case, the tool is integrated by its input and output streams. Using Java applets, the tools functionality and graphical interface are platform independent and may be attached to a WWW hyperdocument. Thus, the tool may run at the user's machine. Using this architecture, it is possible to divide the processing task among the framework server and the designer's machines. The tools that are integrated using the second model must run on the framework server due to compatibility issues, since they are platform dependent. In order to validate the proposed web based design framework, a literature review is presented in both themes: World Wide Web and CAD Frameworks. From the literature review and the proposed specification, a prototype was implemented, integrating tools using both the mechanisms described. The description of the prototype and its features are presented, as well as some critical points that need to be improved in future works.

Atualmente, o use de ferramentas de apoio ao projeto de circuitos integrados é indispensável, devido a complexidade desses circuitos que aumenta incessantemente. O presente trabalho discute um modelo para integração de ferramentas em um ambiente único - formando um framework - com o objetivo de acelerar o processo de concepção dos circuitos através da automatização de tarefas, livrando o projetista de tarefas como a administração de recursos distribuídos, o armazenamento de arquivos e assim por diante. 0 framework proposto é baseado em um ambiente amplamente conhecido: o World Wide Web. Ao utilizar o World Wide Web como base para o ambiente de integração de ferramentas, muito trabalho é poupado, uma vez que grande parte da interface gráfica e do controle de rede do framework já esta implementada. A facilidade de acesso ao WWW também é uma grande vantagem, no caso de uma equipe de projeto distribuída. A integração das ferramentas segue dois modelos. O primeiro é utilizado em ferramentas de maior interação com o usuário. Nesse caso, a ferramenta deve ser re-escrita para ser integrada ao ambiente na forma de applets - programas escritos com a linguagem Java que podem ser anexados a documentos WWW. O segundo modelo é utilizado em ferramentas com pouca ou nenhuma interação com o usuário. Essas ferramentas são integradas através de entradas e saídas de dados. Usando applets Java, a funcionalidade e a interface gráfica da ferramenta são independentes de plataforma e podem ser anexadas a documentos WWW, o que faz com que a ferramenta possa ser executada na maquina do projetista. reduzindo a carga de processamento do servidor do framework. Já as ferramentas integradas usando o segundo modelo devem ser executadas no servidor devido compatibilidade, já que são dependentes de plataforma. Objetivando fundamentar e validar a proposta do framework baseado no WWW, uma revisão bibliográfica é apresentada, em ambos os temas: World Wide Web e CAD Frameworks. A partir dessa revisão e da especificação proposta, implementou-se um protótipo integrando ferramentas usando ambos os mecanismos descritos. A descrição do protótipo e suas características são apresentadas, bem como alguns pontos críticos que devem ser alvo de pesquisa em trabalhos futuros. / Nowadays the use of design automation tools for integrated circuits is more necessary than ever, due to the always increasing complexity of such circuits. This work discusses a model for tool integration in a framework, in order to speed up the design flow, saving the designer from tasks such as distributed resources and file administration. This framework is based on a well known environment: the World Wide Web. When using the World Wide Web as the base for the framework, a lot of work is saved since most of the user's graphic interface and the network management is already done. The availability of the WWW is also interesting, in the case of a distributed design team. The integration of the tools follows two models. The first is that of interactive tools. In this case, the tool must be re-written to be integrated to the environment as applets - applications written using the Java language that can be attached to WWW documents. The second model is used on poorly or non-interactive tools. In this case, the tool is integrated by its input and output streams. Using Java applets, the tools functionality and graphical interface are platform independent and may be attached to a WWW hyperdocument. Thus, the tool may run at the user's machine. Using this architecture, it is possible to divide the processing task among the framework server and the designer's machines. The tools that are integrated using the second model must run on the framework server due to compatibility issues, since they are platform dependent. In order to validate the proposed web based design framework, a literature review is presented in both themes: World Wide Web and CAD Frameworks. From the literature review and the proposed specification, a prototype was implemented, integrating tools using both the mechanisms described. The description of the prototype and its features are presented, as well as some critical points that need to be improved in future works.