Le développement des réseaux de capteurs sans fil (WSN) profite des progrès récents en consommation énergétique dans les systèmes électroniques et des progrès en technologies de récupération d'énergie pour construire des entités de contrôle intelligentes utilisées dans des domaines variés comme la santé ou l'agriculture. Grâce aux consommations toujours plus faibles des circuits de communication radiofréquence, il est possible de créer des réseaux de systèmes de capteurs capables d'extraire des données de l'environnement et de les transmettre à une entité maîtresse. Les durées de vie limitées des batteries sont un frein au développement de tels réseaux pour des raisons de coût et de difficulté de maintenance. Grâce à la récupération d'énergie dans l'environnement, qu'elle soit solaire, thermique ou mécanique, il est alors envisageable d'alimenter un système de capteurs et sa communication sans fil afin d'accroitre l'autonomie globale du réseau. Les travaux réalisés dans le cadre de cette thèse visent à étudier la gestion d'énergie au sein d'un nœud de capteurs communicant sans fil. Grâce à l'utilisation d'une architecture d'alimentation avancée à chemins de puissance multiples, basée notamment sur un chemin direct à haut rendement entre les récupérateurs d'énergie et les charges consommantes, le système peut optimiser son rendement énergétique lorsque l'énergie est récupérée dans l'environnement. Cette architecture d'alimentation requiert néanmoins un contrôle numérique fin afin de déterminer à tout moment le chemin de puissance optimal entre les récupérateurs, les capacités et batterie de stockage, et les charges consommantes. Un contrôleur intégré asynchrone réalise une gestion événementielle de ces chemins de puissance et permet au système d'être robuste face aux variations énergétiques environnementales. Après une modélisation et une analyse des gains de l'architecture avancée de gestion de puissance, un contrôleur événementiel adapté aux systèmes de capteurs communicants est proposé. Ce contrôleur est implémenté en logique asynchrone quasi insensible aux délais (QDI) et offre au système une robustesse intrinsèque forte aux variations environnementales en addition à sa très faible consommation. Un circuit de gestion d'alimentation pour nœud de capteurs communicant est ainsi fabriqué en technologie CMOS 180nm et intègre des innovations tant architecturales que de gestion numérique applicative. Sa consommation globale proche d'1µW permet ainsi la réalisation de systèmes de capteurs fonctionnels pour des applications mettant en jeu des puissances de l'ordre du microwatt, autorisant en conséquence la mise en place de réseaux de capteurs ultra faible consommation. / Wireless Sensor Networks (WSN) development leverages recent progress in electronic devices power consumption and in energy harvesting technologies in order to create smart sensing structures useful for improvements in various topics such as health monitoring or farming. Thanks to wireless communication circuits lower power consumption, it becomes possible to create networks of sensing systems capable of extracting information from the environment and of transmitting data through the network to the global intelligence. Because of hard and costly maintenance requirements, limited lifespans batteries are a brake on such networks development. Thanks to environmental energy harvesting on solar, thermal or mechanical sources, a system containing sensors and a wireless communication circuit can be powered. Global energy autonomy is thus improved and the node's life is enhanced. Works done during this PhD aim to study energy management within a sensing wireless communicating node. Thanks to the use of advanced multiple power paths architecture leveraging direct power path between the sources and the power loads, the power management system can optimize its energy efficiency when energy is harvested in the environment. Nevertheless, a precise digital control is mandatory to continuously determine the best power path between the energy harvesters, the energy storing capacitors and batteries, and the power loads. An integrated asynchronous controller implements an event-driven management of the power paths and gives the system robustness to environmental energy variations. After modeling and analyzing the power efficiency gain granted by the advanced architecture, an event-driven controller is proposed to ease implementation of wireless sensing applications. The controller is implemented in asynchronous quasi delay insensitive (QDI) logic and presents high intrinsic robustness to environemental variations while maintaining ultra low power consumption. A power management circuit suited for wireless sensing systems is thus fabricated using 180nm CMOS process and includes both architecture and digital management innovations. Its global power consumption close to 1µW allows considering the creation of wireless sensing nodes running for applications in the range of microwatts, consequently enabling development of ultra low power wireless sensor networks.

Os circuitos integrados recentes baseados em tecnologias nanoeletrônicas estão significativamente mais vulneráveis a falhas transientes. Os erros gerados são assim também mais críticos do que eram antes. Esta tese apresenta uma nova virtude em termos de confiabilidade dos circuitos assíncronos quase-insensíveis aos atrasos (QDI): a sua grande habilidade natural para mitigar falhas transientes de longa duração, que são severas em circuitos síncronos modernos. Uma metodologia para avaliar comparativamente os efeitos de falhas transientes tanto em circuitos síncronos como em circuitos assíncronos QDI é apresentada. Além disso, um método para obter a habilidade de mitigação de falhas transientes dos elementos de memória de circuitos QDI (ou seja, os C-elements) é também proposto. Por fim, técnicas de mitigação são sugeridas para aumentar ainda mais a atenuação de falhas transientes por parte dos Celements e, por consequência, também a robustez dos sistemas assíncronos QDI. / Recent deep-submicron technology-based ICs are significantly more vulnerable to transient faults. The arisen errors are thus also more critical than they have ever been before. This thesis presents a further novel benefit of the Quasi-Delay Insensitive (QDI) asynchronous circuits in terms of reliability: their strong natural ability to mitigate longduration transient faults that are severe in modern synchronous circuits. A methodology to evaluate comparatively the transient-fault effects on synchronous and QDI asynchronous circuits is presented. Furthermore, a method to obtain the transient-fault mitigation ability of the QDI circuits’ memory elements (i.e., the C-elements) is also proposed. Finally, mitigation techniques are suggested to increase even more the Celements’ transient-fault attenuation, and thus also the QDI asynchronous systems’ robustness.

Les réseaux sur puce (NoC : Network on Chip) et les architectures GALS (Globalement Asynchrone – Localement Synchrone) sont deux nouveaux paradigmes de communication pour les systèmes sur puce (SoC : System on Chip). Ces paradigmes ont conduit à la création de réseaux sur puce asynchrones. Cependant, faute de méthodologies et d'outils de test adaptés, le test de production des réseaux sur puce asynchrones constitue un grand défi pour la mise sur le marché de ces systèmes. L'objectif de cette thèse est de proposer une nouvelle méthode de test pour les réseaux sur puce asynchrones. Afin de faciliter le test de l'infrastructure du réseau, nous avons tout d'abord proposé une architecture DfT (Design-for-Test) dans laquelle chaque routeur du réseau est entouré d'un wrapper de test asynchrone qui améliore sa contrôlabilité et son observabilité. Cette architecture DfT a été modélisée, implémentée en logique asynchrone QDI (Quasi-Delay Insensitive), et validée avec un réseau sur puce asynchrone ANOC développée au CEA-LETI. La génération des vecteurs de test a été alors faite en analysant les fonctionnalités et l'implémentation structurelle du routeur et de ses interconnexions. Ensuite, nous avons également introduit une stratégie pour tester un réseau complet. La méthode de test complète développée dans cette thèse permet une couverture de faute de 99,86% pour le réseau ANOC en utilisant un modèle de faute de collage simple.