Application-specific optimization of embedded systems becomes inevitable to satisfy the market demand for designers to meet tighter constraints on cost, performance and power. On the other hand, the flexibility of a system is also important to accommodate the short time-to-market requirements for embedded systems. To compromise these incompatible demands, coarse-grained reconfigurable architecture (CGRA) has emerged as a suitable solution. A typical CGRA requires many processing elements (PEs) and a configuration cache for reconfiguration of its PE array. However, such a structure consumes significant area and power. Therefore, designing cost-effective CGRA has been a serious concern for reliability of CGRA-based embedded systems. As an effort to provide such cost-effective design, the first half of this work focuses on reducing power in the configuration cache. For power saving in the configuration cache, a low power reconfiguration technique is presented based on reusable context pipelining achieved by merging the concept of context reuse into context pipelining. In addition, we propose dynamic context compression capable of supporting only required bits of the context words set to enable and the redundant bits set to disable. Finally, we provide dynamic context management capable of reducing reduce power consumption in configuration cache by controlling a read/write operation of the redundant context words In the second part of this dissertation, we focus on designing a cost-effective PE array to reduce area and power. For area and power saving in a PE array, we devise a costeffective array fabric addresses novel rearrangement of processing elements and their interconnection designs to reduce area and power consumption. In addition, hierarchical reconfigurable computing arrays are proposed consisting of two reconfigurable computing blocks with two types of communication structure together. The two computing blocks have shared critical resources and such a sharing structure provides efficient communication interface between them with reducing overall area. Based on the proposed design approaches, a CGRA combining the multiple design schemes is shown to verify the synergy effect of the integrated approach. Experimental results show that the integrated approach reduces area by 23.07% and power by up to 72% when compared with the conventional CGRA.

Made available in DSpace on 2014-06-11T19:30:51Z (GMT). No. of bitstreams: 0 Previous issue date: 2008-02-26Bitstream added on 2014-06-13T19:19:32Z : No. of bitstreams: 1 oliveira_t_dr_ilha.pdf: 1857904 bytes, checksum: 58f64d9e638aa2a1040b97776689687b (MD5) / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / O objetivo desta tese é o desenvolvimento de uma arquitetura multiprocessada e reconfiguravel que permita a implementação física de sistemas de controle descritos por meio de Redes de Petri coloridas de arcos constantes T-temporizadas e que possuam pro- babilidade de disparo nas transições. A arquitetura pode ser utilizada para implementar sistemas de controle (e n~ao para a avaliacao das propriedades da Rede de Petri), permi- tindo a implementacao física por meio de mapeamento tecnologico diretamente no nível comportamental, sem a necessidade de se utilizar um processo de síntese de alto nível para descrever o sistema em equações booleanas e tabelas de transição de estados. A arquitetura é composta por um arranjo de blocos de configuracao denominados BCERPs, por blocos reconfiguráveis denominados BCGNs e por um sistema de comunicacão, implementado por um conjunto de roteadores. Os blocos BCERPs podem ser configurados para implementar as transições da Rede de Petri e seus respectivos lugares de entrada. Blocos BCGNs são utilizados pelos blocos BCERPs para a geração de numeros pseudo-aleatorios. Estes numeros podem definir a probabilidade de disparo das transições e tambem podem ser usados no processo de resolução de conflito, que ocorre quando uma transição possuir um ou mais lugares de entrada compartilhados com outras transições. O sistema de comunicacão possui uma topologia de grelha, tendo como principal função o roteamento e armazenamento de pacotes entre os blocos de configuração. Os roteadores e blocos de configuração BCERPs e BCGNs foram descritos em VHDL e implementados em FPGAs. / The goal of this thesis is to develop a reconfigurable multiprocessed architecture that allows the physical implementation of systems described by T-timed colored Petri nets with constant arcs having transitions with firing probabilities. The architecture can be used to implement control systems (not to evaluation Petri net properties). With this architecture, physical implementation of systems can be achieved through technology mapping directly from behavioral level, without the need to go through an expensive high level synthesis process to describe the system into boolean equations and state transition tables. The architecture comprises an array of configuration blocks named BCERPs; reconfigurable blocks named BCGNs; and a communication system implemented using a set of routers. BCERP blocks can be configured to implement Petri net transitions as well as the corresponding input places. BCGN blocks are used by BCERPs for pseudo random number generation. These numbers can define transitions firing probabilities. They can also be used for conflit resolution, which happens when two or more transitions share one or more input places. The communication system presents a grid topology. Its main functions are packet storage and routing among configuration blocks. The routers, BCGNs and BCERPs configuration blocks were described in VHDL and implemented in FPGAs.

Com o crescimento e o desenvolvimento de aplicações para Redes de Sensores sem Fio (RSSF), os nós-sensores passaram a realizar o tratamento de eventos mais complexos, exigindo um maior desempenho de processamento e flexibilidade do hardware. Estas novas características visam atender os requisitos de diversas aplicações, assim como, apresentarem plataformas customizáveis que possuem somente os recursos necessários para atender estes requisitos. As RSSF, muitas vezes, necessitam de uma arquitetura flexível e que estejam aptas a adaptar-se a alterações de projeto ou do próprio ambiente em que se encontram inserido. A utilização de arquiteturas reconfiguráveis é uma solução que introduz esta flexibilidade e uma grande capacidade de processamento ao nó-sensor. Comparando com as arquiteturas ASICs (Application Specific Integrated Circuit), as arquiteturas reconfiguráveis apresentam um custo reduzido no desenvolvimento de aplicações, visto que a plataforma não fica fixa a somente uma aplicação. A reconfigurabilidade permite um ganho no custo e tempo de projeto, além de possibilitar o desenvolvimento de plataformas genéricas para atender um número maior de aplicações. A proposta destas plataformas é, não apenas oferecer uma plataforma eficiente e flexível, mas também potencializar a aplicação em sistemas mais complexos que necessitem de uma maior capacidade de processamento. Este trabalho apresenta o desenvolvimento de um nó-sensor reconfigurável e customizável para RSSF denominado FemtoNode. O FemtoNode possui em sua plataforma reconfigurável um processador especificado a partir de uma linguagem orientada a objetos Java e um módulo de comunicação sem fio para suportar comunicação entre os nós da rede. A arquitetura proposta foi validada com o estudo de caso de uma rede de sensores heterogênea composta por nós-sensores com plataformas distintas, sendo a análise realizada na presente dissertação. / With the growth and the development of new applications for Wireless Sensor Networks (WSN), sensors nodes are able to handle more complex events that require higher processing performance and hardware flexibility. These new features are intended to meet the requirements of various applications, as well to provide customized platforms that have only the resources needed to meet these requirements. WSNs often need a flexible architecture able to adapt to design and environment changes. The use of reconfigurable architectures is an alternative to bring more flexibility and more processing capability for the sensor-node. Compared with ASICs (Application Specific Integrated Circuit) architectures, which have a high cost in production setup, reconfigurable architectures enable a reduction in these costs because its architecture is not fixed to a single application. Reconfigurability allows a gain in the project costs and time development, and it enables the development of generic platforms to deal with a greater number of applications. Therefore, the proposal target architecture that aims to provide a flexible and efficient platform that require greater processing capacity which support the development of applications. In this work a reconfigurable and customizable sensor-node called FemtoNode is proposed. The FemtoNode has a reconfigurable platform and a wireless module to support applications for WSNs, using an object-oriented language Java as specification language of its architecture. The proposed concepts were validated with a case study of an heterogeneous wireless sensor composed of sensors nodes with different platforms, whose results are described in this work.

O mercado de sistemas embarcados tem demandado uma variada gama de aplicações, aplicações estas cada vez mais complexas. Para atender tal demanda, visto o declínio da lei de Moore e os processadores chegando ao seu limite de dissipação térmica, os projetistas são pressionados a desenvolverem novas organizações computacionais. Para manter a compatibilidade binária, de forma que a grande quantidade de aplicativos e ferramentas já desenvolvidas possa ser reutilizada, as empresas desenvolvem seus produtos focando em melhorias de um dado processador que irá executar a mesma ISA (Instruction Set Architecture). Essa necessidade de compatibilidade de código impõe muitas restrições à equipe de projeto, haja vista as limitações impostas pela ISA legada. A Tradução Binária (TB) abre novas possibilidades aos projetistas, visto que permite a execução de códigos previamente compilados para uma determinada arquitetura em outra arquitetura. No entanto, a TB acrescenta mais uma camada entre o código e sua execução, trazendo perdas de desempenho. Este trabalho explora um novo mecanismo de tradução binária dinâmico de dois níveis que, ao trocar o primeiro nível, pode executar ISAs diferentes de forma totalmente transparente e ainda amortiza os custos de tradução. Da mesma forma ao trocar o segundo nível de tradução binária pode-se trocar a arquitetura alvo. Com base nesse tradutor de dois níveis, é apresentado como estudo de caso um sistema computacional composto por uma arquitetura reconfigurável capaz de executar códigos x86, ARM, PowerPC e MIPS de forma transparente, com compatibilidade binária e com ganhos de desempenho. / The embedded systems market is demanding a wide range of applications, and these applications are increasing in complexity. In order to meet this demand, since the decline of Moore’s law and processors reaching their thermal dissipation limits, designers are pushed to develop new computer organizations. In order to support binary compatibility, so that the large quantity of applications and tools already deployed can be reused, companies develop their products focusing on improvement of a given processor that will execute the same ISA (Instruction Set Architecture) as before. This need for code compatibility impose a lot of restrictions to the design team, considering the limitations imposed by the legacy ISA. Binary Translation (BT) open new possibilities for designers, since it allows the execution of a code previously compiled to a specific architecture in another architecture. However, BT adds another layer between code and actual execution, therefore bringing performance penalties. This work explores a dynamic two-level binary translation system that, by changing the first BT level, allows the execution of different ISAs in a transparent fashion and still amortizes translation costs. In the same way, it is possible to switch to another target architecture by only changing the second BT level. Based on this two-level translator this work presents, as a case study, a computational architecture comprising of an dynamic reconfigurable array that can execute x86, ARM, PowerPC and MIPS binary codes in a transparent way, maintaining binary compatibility with performance gains.

Com o crescimento e o desenvolvimento de aplicações para Redes de Sensores sem Fio (RSSF), os nós-sensores passaram a realizar o tratamento de eventos mais complexos, exigindo um maior desempenho de processamento e flexibilidade do hardware. Estas novas características visam atender os requisitos de diversas aplicações, assim como, apresentarem plataformas customizáveis que possuem somente os recursos necessários para atender estes requisitos. As RSSF, muitas vezes, necessitam de uma arquitetura flexível e que estejam aptas a adaptar-se a alterações de projeto ou do próprio ambiente em que se encontram inserido. A utilização de arquiteturas reconfiguráveis é uma solução que introduz esta flexibilidade e uma grande capacidade de processamento ao nó-sensor. Comparando com as arquiteturas ASICs (Application Specific Integrated Circuit), as arquiteturas reconfiguráveis apresentam um custo reduzido no desenvolvimento de aplicações, visto que a plataforma não fica fixa a somente uma aplicação. A reconfigurabilidade permite um ganho no custo e tempo de projeto, além de possibilitar o desenvolvimento de plataformas genéricas para atender um número maior de aplicações. A proposta destas plataformas é, não apenas oferecer uma plataforma eficiente e flexível, mas também potencializar a aplicação em sistemas mais complexos que necessitem de uma maior capacidade de processamento. Este trabalho apresenta o desenvolvimento de um nó-sensor reconfigurável e customizável para RSSF denominado FemtoNode. O FemtoNode possui em sua plataforma reconfigurável um processador especificado a partir de uma linguagem orientada a objetos Java e um módulo de comunicação sem fio para suportar comunicação entre os nós da rede. A arquitetura proposta foi validada com o estudo de caso de uma rede de sensores heterogênea composta por nós-sensores com plataformas distintas, sendo a análise realizada na presente dissertação. / With the growth and the development of new applications for Wireless Sensor Networks (WSN), sensors nodes are able to handle more complex events that require higher processing performance and hardware flexibility. These new features are intended to meet the requirements of various applications, as well to provide customized platforms that have only the resources needed to meet these requirements. WSNs often need a flexible architecture able to adapt to design and environment changes. The use of reconfigurable architectures is an alternative to bring more flexibility and more processing capability for the sensor-node. Compared with ASICs (Application Specific Integrated Circuit) architectures, which have a high cost in production setup, reconfigurable architectures enable a reduction in these costs because its architecture is not fixed to a single application. Reconfigurability allows a gain in the project costs and time development, and it enables the development of generic platforms to deal with a greater number of applications. Therefore, the proposal target architecture that aims to provide a flexible and efficient platform that require greater processing capacity which support the development of applications. In this work a reconfigurable and customizable sensor-node called FemtoNode is proposed. The FemtoNode has a reconfigurable platform and a wireless module to support applications for WSNs, using an object-oriented language Java as specification language of its architecture. The proposed concepts were validated with a case study of an heterogeneous wireless sensor composed of sensors nodes with different platforms, whose results are described in this work.

Orientador: Norian Marranghello / Banca: Aledir Silveira Pereira / Banca: Alexandre Cesar Rodrigues da Silva / Banca: Furio Damiani / Banca: Paulo Romero Martins Maciel / Resumo: O objetivo desta tese é o desenvolvimento de uma arquitetura multiprocessada e reconfiguravel que permita a implementação física de sistemas de controle descritos por meio de Redes de Petri coloridas de arcos constantes T-temporizadas e que possuam pro- babilidade de disparo nas transições. A arquitetura pode ser utilizada para implementar sistemas de controle (e n~ao para a avaliacao das propriedades da Rede de Petri), permi- tindo a implementacao física por meio de mapeamento tecnologico diretamente no nível comportamental, sem a necessidade de se utilizar um processo de síntese de alto nível para descrever o sistema em equações booleanas e tabelas de transição de estados. A arquitetura é composta por um arranjo de blocos de configuracao denominados BCERPs, por blocos reconfiguráveis denominados BCGNs e por um sistema de comunicacão, implementado por um conjunto de roteadores. Os blocos BCERPs podem ser configurados para implementar as transições da Rede de Petri e seus respectivos lugares de entrada. Blocos BCGNs são utilizados pelos blocos BCERPs para a geração de numeros pseudo-aleatorios. Estes numeros podem definir a probabilidade de disparo das transições e tambem podem ser usados no processo de resolução de conflito, que ocorre quando uma transição possuir um ou mais lugares de entrada compartilhados com outras transições. O sistema de comunicacão possui uma topologia de grelha, tendo como principal função o roteamento e armazenamento de pacotes entre os blocos de configuração. Os roteadores e blocos de configuração BCERPs e BCGNs foram descritos em VHDL e implementados em FPGAs. / Abstract: The goal of this thesis is to develop a reconfigurable multiprocessed architecture that allows the physical implementation of systems described by T-timed colored Petri nets with constant arcs having transitions with firing probabilities. The architecture can be used to implement control systems (not to evaluation Petri net properties). With this architecture, physical implementation of systems can be achieved through technology mapping directly from behavioral level, without the need to go through an expensive high level synthesis process to describe the system into boolean equations and state transition tables. The architecture comprises an array of configuration blocks named BCERPs; reconfigurable blocks named BCGNs; and a communication system implemented using a set of routers. BCERP blocks can be configured to implement Petri net transitions as well as the corresponding input places. BCGN blocks are used by BCERPs for pseudo random number generation. These numbers can define transitions firing probabilities. They can also be used for conflit resolution, which happens when two or more transitions share one or more input places. The communication system presents a grid topology. Its main functions are packet storage and routing among configuration blocks. The routers, BCGNs and BCERPs configuration blocks were described in VHDL and implemented in FPGAs. / Doutor

O mercado de sistemas embarcados tem demandado uma variada gama de aplicações, aplicações estas cada vez mais complexas. Para atender tal demanda, visto o declínio da lei de Moore e os processadores chegando ao seu limite de dissipação térmica, os projetistas são pressionados a desenvolverem novas organizações computacionais. Para manter a compatibilidade binária, de forma que a grande quantidade de aplicativos e ferramentas já desenvolvidas possa ser reutilizada, as empresas desenvolvem seus produtos focando em melhorias de um dado processador que irá executar a mesma ISA (Instruction Set Architecture). Essa necessidade de compatibilidade de código impõe muitas restrições à equipe de projeto, haja vista as limitações impostas pela ISA legada. A Tradução Binária (TB) abre novas possibilidades aos projetistas, visto que permite a execução de códigos previamente compilados para uma determinada arquitetura em outra arquitetura. No entanto, a TB acrescenta mais uma camada entre o código e sua execução, trazendo perdas de desempenho. Este trabalho explora um novo mecanismo de tradução binária dinâmico de dois níveis que, ao trocar o primeiro nível, pode executar ISAs diferentes de forma totalmente transparente e ainda amortiza os custos de tradução. Da mesma forma ao trocar o segundo nível de tradução binária pode-se trocar a arquitetura alvo. Com base nesse tradutor de dois níveis, é apresentado como estudo de caso um sistema computacional composto por uma arquitetura reconfigurável capaz de executar códigos x86, ARM, PowerPC e MIPS de forma transparente, com compatibilidade binária e com ganhos de desempenho. / The embedded systems market is demanding a wide range of applications, and these applications are increasing in complexity. In order to meet this demand, since the decline of Moore’s law and processors reaching their thermal dissipation limits, designers are pushed to develop new computer organizations. In order to support binary compatibility, so that the large quantity of applications and tools already deployed can be reused, companies develop their products focusing on improvement of a given processor that will execute the same ISA (Instruction Set Architecture) as before. This need for code compatibility impose a lot of restrictions to the design team, considering the limitations imposed by the legacy ISA. Binary Translation (BT) open new possibilities for designers, since it allows the execution of a code previously compiled to a specific architecture in another architecture. However, BT adds another layer between code and actual execution, therefore bringing performance penalties. This work explores a dynamic two-level binary translation system that, by changing the first BT level, allows the execution of different ISAs in a transparent fashion and still amortizes translation costs. In the same way, it is possible to switch to another target architecture by only changing the second BT level. Based on this two-level translator this work presents, as a case study, a computational architecture comprising of an dynamic reconfigurable array that can execute x86, ARM, PowerPC and MIPS binary codes in a transparent way, maintaining binary compatibility with performance gains.

Com o crescimento e o desenvolvimento de aplicações para Redes de Sensores sem Fio (RSSF), os nós-sensores passaram a realizar o tratamento de eventos mais complexos, exigindo um maior desempenho de processamento e flexibilidade do hardware. Estas novas características visam atender os requisitos de diversas aplicações, assim como, apresentarem plataformas customizáveis que possuem somente os recursos necessários para atender estes requisitos. As RSSF, muitas vezes, necessitam de uma arquitetura flexível e que estejam aptas a adaptar-se a alterações de projeto ou do próprio ambiente em que se encontram inserido. A utilização de arquiteturas reconfiguráveis é uma solução que introduz esta flexibilidade e uma grande capacidade de processamento ao nó-sensor. Comparando com as arquiteturas ASICs (Application Specific Integrated Circuit), as arquiteturas reconfiguráveis apresentam um custo reduzido no desenvolvimento de aplicações, visto que a plataforma não fica fixa a somente uma aplicação. A reconfigurabilidade permite um ganho no custo e tempo de projeto, além de possibilitar o desenvolvimento de plataformas genéricas para atender um número maior de aplicações. A proposta destas plataformas é, não apenas oferecer uma plataforma eficiente e flexível, mas também potencializar a aplicação em sistemas mais complexos que necessitem de uma maior capacidade de processamento. Este trabalho apresenta o desenvolvimento de um nó-sensor reconfigurável e customizável para RSSF denominado FemtoNode. O FemtoNode possui em sua plataforma reconfigurável um processador especificado a partir de uma linguagem orientada a objetos Java e um módulo de comunicação sem fio para suportar comunicação entre os nós da rede. A arquitetura proposta foi validada com o estudo de caso de uma rede de sensores heterogênea composta por nós-sensores com plataformas distintas, sendo a análise realizada na presente dissertação. / With the growth and the development of new applications for Wireless Sensor Networks (WSN), sensors nodes are able to handle more complex events that require higher processing performance and hardware flexibility. These new features are intended to meet the requirements of various applications, as well to provide customized platforms that have only the resources needed to meet these requirements. WSNs often need a flexible architecture able to adapt to design and environment changes. The use of reconfigurable architectures is an alternative to bring more flexibility and more processing capability for the sensor-node. Compared with ASICs (Application Specific Integrated Circuit) architectures, which have a high cost in production setup, reconfigurable architectures enable a reduction in these costs because its architecture is not fixed to a single application. Reconfigurability allows a gain in the project costs and time development, and it enables the development of generic platforms to deal with a greater number of applications. Therefore, the proposal target architecture that aims to provide a flexible and efficient platform that require greater processing capacity which support the development of applications. In this work a reconfigurable and customizable sensor-node called FemtoNode is proposed. The FemtoNode has a reconfigurable platform and a wireless module to support applications for WSNs, using an object-oriented language Java as specification language of its architecture. The proposed concepts were validated with a case study of an heterogeneous wireless sensor composed of sensors nodes with different platforms, whose results are described in this work.

O mercado de sistemas embarcados tem demandado uma variada gama de aplicações, aplicações estas cada vez mais complexas. Para atender tal demanda, visto o declínio da lei de Moore e os processadores chegando ao seu limite de dissipação térmica, os projetistas são pressionados a desenvolverem novas organizações computacionais. Para manter a compatibilidade binária, de forma que a grande quantidade de aplicativos e ferramentas já desenvolvidas possa ser reutilizada, as empresas desenvolvem seus produtos focando em melhorias de um dado processador que irá executar a mesma ISA (Instruction Set Architecture). Essa necessidade de compatibilidade de código impõe muitas restrições à equipe de projeto, haja vista as limitações impostas pela ISA legada. A Tradução Binária (TB) abre novas possibilidades aos projetistas, visto que permite a execução de códigos previamente compilados para uma determinada arquitetura em outra arquitetura. No entanto, a TB acrescenta mais uma camada entre o código e sua execução, trazendo perdas de desempenho. Este trabalho explora um novo mecanismo de tradução binária dinâmico de dois níveis que, ao trocar o primeiro nível, pode executar ISAs diferentes de forma totalmente transparente e ainda amortiza os custos de tradução. Da mesma forma ao trocar o segundo nível de tradução binária pode-se trocar a arquitetura alvo. Com base nesse tradutor de dois níveis, é apresentado como estudo de caso um sistema computacional composto por uma arquitetura reconfigurável capaz de executar códigos x86, ARM, PowerPC e MIPS de forma transparente, com compatibilidade binária e com ganhos de desempenho. / The embedded systems market is demanding a wide range of applications, and these applications are increasing in complexity. In order to meet this demand, since the decline of Moore’s law and processors reaching their thermal dissipation limits, designers are pushed to develop new computer organizations. In order to support binary compatibility, so that the large quantity of applications and tools already deployed can be reused, companies develop their products focusing on improvement of a given processor that will execute the same ISA (Instruction Set Architecture) as before. This need for code compatibility impose a lot of restrictions to the design team, considering the limitations imposed by the legacy ISA. Binary Translation (BT) open new possibilities for designers, since it allows the execution of a code previously compiled to a specific architecture in another architecture. However, BT adds another layer between code and actual execution, therefore bringing performance penalties. This work explores a dynamic two-level binary translation system that, by changing the first BT level, allows the execution of different ISAs in a transparent fashion and still amortizes translation costs. In the same way, it is possible to switch to another target architecture by only changing the second BT level. Based on this two-level translator this work presents, as a case study, a computational architecture comprising of an dynamic reconfigurable array that can execute x86, ARM, PowerPC and MIPS binary codes in a transparent way, maintaining binary compatibility with performance gains.

Les systèmes électroniques sont de plus en plus présents dans les sociétés modernes, on peut les retrouver sous des formes très variées, très simple comme le réveil au chevet du lit ou très complexe comme un satellite de télécommunication en orbite. De nos jours, la majorité de ces inventions reposent en partie sur des "systèmes sur puces" afin de parvenir à accomplir leurs fonction principale, à savoir nous simplifier notre quotidien.Toutefois, à cause de leur nature physique, ces systèmes peuvent subir des dysfonctionnements dûs aux environnements dans lesquels ils évoluent. Des phénomènes naturels peuvent provoquer des aléas susceptibles d'avoir des conséquences graves sur la sûreté de fonctionnement du système.Cette thèse étudie la fiabilité d'une classe spécifique de systèmes sur puce capables de se reconfigurer partiellement de manière dynamique. Nous explorons la possibilité d'utiliser leur capacité de reconfiguration dynamique partielle (RDP) pour durcir les applications sur FPGAs. Nous avons proposé l'utilisation des approches de sauvegarde et de restauration de contexte pour la tolérance contre les fautes transitoire. La RDP est utilisée pour la gestion de contexte des tâches matérielles de l'application reconfigurable, le recours à la RDP permet de réduire les modifications à apporter au système initial et la complexité du système résultant. Après identification des limitations de l'approche "Backward Error Recovery" sur les plateformes FPGAs à base de mémoire SRAM, nous proposons un nouveau algorithme de placement des ressources sur FPGA afin de minimiser les temps d'accès des opérations de sauvegarde et de restauration d'une tâche matérielle. L'évaluation de la fiabilité de notre approche est réalisée à travers une campagne d'injection de faute sur une plateforme de démonstration basée sur un FPGA Virtex-5 qui intègre le contrôleur de fiabilité et une application de chiffrement de données. / Electronic systems are a growing need in modern societies, they can be found in a variety of forms, simple as an Alarm Clock at the bedside or very complex as a telecommunications satellite into orbit. Today, the majority of these inventions are based mainly on "systems on chips", in order to achieve their primary function: simplify our daily lives.However, because of their physical nature, these systems can suffer from malfunctions due to the environments in which they operate. Natural phenomena can cause hazards which may have serious consequences on system dependability.This thesis focuses on a specific class of systems on chip which are able to reconfigure dynamically and partially and their reliability. We explore the possibility of using their partial dynamic reconfiguration capability (PDR) for hardening applications on FPGAs. We have proposed the use of checkpoint approaches and context restoration for tolerance against transient faults. PDR is used for managing the context of hardware tasks present on the application. the use of RDP reduces changes to the original system and therefore the complexity of the resulting system. After identifying the limitations of the "Backward Error Recovery" approach into SRAM-based FPGAs platforms, we propose a new resource placement algorithm on FPGA to minimize the access time needed by check-pointing and rolling back operations of hardware tasks. The evaluation of the overall reliability of our approach is achieved through fault injection campaign on demonstration platform running on a Virtex-5 that integrates our reliability controller and hosts a data encryption application.