Avec la diminution constante des dimensions des dispositifs électroniques, les structures MOS font face à de nombreux effets physiques liés à la miniaturisation. Dans le but de maintenir le rythme d'intégration indiqué par la loi de Moore, des nouvelles technologies, dont la structure résiste plus à ces effets physiques, remplacerons le transistor MOSFET bulk. Les modèles physiques permettant de prédire le comportement des transistors MOS atteignent rapidement leurs limites quand ils sont appliqués à ces structures émergentes. Ce travail de thèse est consacré au développement des modèles numériques et analytiques dédiés à la caractérisation des nouvelles architectures SOI et à substrat massif. Nous nous focalisons sur la modélisation du courant de drain basée sur le potentiel de surface, ainsi qu'à la modélisation du comportement en bruit basse fréquence de ces nouveaux dispositifs. Nous proposons un modèle explicite décrivant les potentiels de surface avant et arrière d'une structure SOI. Nous développons ensuite un modèle de bruit numérique et analytique permettant de caractériser les différents oxydes d'une structure FD SOI. La dernière partie de ce mémoire est consacrée à l'étude d'une nouvelle architecture du transistor MOS sur substrat massif. Une caractérisation de la conduction électrique de ce dispositif et de son comportement en bruit basse fréquence sont présentés / With the continuous reduction of the size of MOS devices, various associated short channel effects become significant and limit this scaling. To restrain this limit, multi-gate MOSFET devices seem to be more interesting, thanks to their better control of the gate on the channel. These new devices seem to be good candidates to replace the classical MOS architecture. The existing physical models used to predict the behaviour of MOSFET bulk devices are limited when they are applied to these emerging structures. This thesis is devoted to the development of numerical and analytical models dedicated to the characterization of new SOI architectures and bulk devices. We focus on the modeling of the drain current based on the surface potential as well was the modeling of the low frequency noise behaviour of these devices. We propose an explicit model describing the front and back surface potential of a FD SOI structure. We then develop numerical and analytical low frequency noise models allowing the characterization of the different oxides of a FD SOI structure. The last part of this thesis is devoted to the study of a new architecture of bulk MOS transistors. A characterization of the electrical conduction of this device and its low frequency noise behavior are presented

Este trabalho apresenta um estudo sobre o transitório da corrente de dreno e métodos de extração de tempo de vida de geração em transistores SOI MOSFETs parcialmente depletados de porta simples, porta dupla e FinFETs de porta tripla. Este estudo foi baseado tanto em simulações numéricas bidimensionais como em dados experimentais extraídos a partir de transistores fabricados no IMEC (Interuniversity Microelectronics Center), que fica na Universidade Católica de Leuven (KUL) na Bélgica. Inicialmente foi analisada a influência da espessura do óxido de porta e da temperatura na extração do tempo de vida de geração dos portadores utilizando o transitório da corrente de dreno. Nesta análise, além do tempo de vida de portadores, outros parâmetros elétricos também foram estudados, como a tensão de limiar, o potencial de superfície na primeira interface e a energia de ativação para criação de um par elétron-lacuna. Com o estudo da influência dos parâmetros de processo no método de determinação do tempo de vida de geração foi possível propor um modelo simples para estimar o tempo de geração dos portadores em função da temperatura. Este modelo foi aplicado experimentalmente e comparado com resultados obtidos através de simulações apresentando um erro máximo de 5%. Fez-se uma análise detalhada do impacto da presença da região de implantação de HALO na extração do tempo de vida de geração baseando-se no transitório da corrente de dreno. Os resultados obtidos através deste estudo possibilitaram a proposta de um novo modelo. O modelo proposto considera tanto o impacto da lateralidade não uniforme da dopagem do canal no efeito de corpo flutuante, devido à presença das regiões de implantação de HALO, como também as cargas controladas pelas junções de fonte e dreno, o que até então não havia sido alvo de estudo na literatura. Com as novas considerações tornou-se possível à análise do transitório da corrente de dreno com a redução do comprimento de canal. A sensibilidade do novo modelo foi ensaiada com a variação de ± 20% nas concentrações da região de canal e de implantação de HALO resultando em um erro máximo de 9,2%. A maior eficiência do acoplamento da porta nos dispositivos de porta dupla, comparando com os de porta única, foi observada através do estudo do comportamento do potencial de corpo destas estruturas. Esta análise resultou na inserção de um parâmetro dependente da espessura do filme de silício, possibilitando a extrapolação do modelo proposto neste trabalho também para os dispositivos de porta dupla. Os resultados obtidos apresentaram um ajuste bastante satisfatório com a variação do comprimento de canal, temperatura e com a variação das concentrações de dopantes da região de canal e da região de implantação de HALO. Por fim, é apresentado um estudo sobre o transitório da corrente de dreno em dispositivos FinFETs de porta tripla, com e sem a região de implantação de HALO, considerando a variação da largura de canal. Através da análise da tensão de limiar, transcondutância e do transitório da corrente de dreno foi possível observar que os dispositivos sem a presença da região de implantação de HALO são mais susceptíveis a influência dos efeitos de corpo flutuante. / This work presents a study of drain current switch-off transients and extraction methods of the generation lifetime in partially depleted SOI nMOSFET transistors of single gate, double gate and triple gate FinFETs. This study is accomplished through two-dimensional numerical simulations and compared with experimental data of devices fabricated in the IMEC (Interuniversity Microelectronics Center), which is in the Catholic University of Leuven (KUL) in Belgium. Initially, it was analyzed the gate oxide thickness and temperature influences on the carrier generation lifetime extraction using the drain current transient. Beyond the generation lifetime, other electric parameters were also analyzed, such as the threshold voltage, the surface potential and the activation energy. Based on process parameter influence study in the determination method of the generation lifetime, it was possible to propose a simple model in order to estimate the carrier generation lifetime as a function of the temperature. This model was experimentally applied and compared to simulated results and it presented a maximum error of 5%. A detailed analysis of the effect of HALO implanted region in the generation lifetime extraction was based on the drain current transient. The results obtained through this study made possible the proposal of a new model. The proposed model considers not only the laterally non-uniform channel profile due to the presence of a HALO implanted region but also the amount of charge controlled by drain and source junctions, a never-before-seen topic in the literature. The new model sensitivity was tested with a ± 20% variation of the doping concentration of the channel and implanted HALO region resulting in a maximum error of 9.2%. Taking the obtained results into consideration, it was possible to analyze the drain current as a function of the channel length reduction. The great efficiency presented by the gate in double gate devices, compared to the single gate ones, was observed through the study of the body potential behavior in this structure. This analysis resulted in the inclusion of a silicon film thickness dependent parameter that made possible the adaptation of the proposed model in this work also for double gate devices. The obtained results presented a good agreement with the channel length variation, temperature and with the doping concentration variation in the channel and HALO implanted region. Finally, it was presented a study about the drain current transient in triple gate FinFET devices, with and without the HALO implanted region, taking the geometric parameter variation into consideration. Through the analysis of the threshold voltage, the transconductance and the drain current transient of the devices, it was possible to observe that the devices without HALO are remarkably more susceptible to the floating body effects influence.

Este trabalho apresenta um estudo sobre o transitório da corrente de dreno e métodos de extração de tempo de vida de geração em transistores SOI MOSFETs parcialmente depletados de porta simples, porta dupla e FinFETs de porta tripla. Este estudo foi baseado tanto em simulações numéricas bidimensionais como em dados experimentais extraídos a partir de transistores fabricados no IMEC (Interuniversity Microelectronics Center), que fica na Universidade Católica de Leuven (KUL) na Bélgica. Inicialmente foi analisada a influência da espessura do óxido de porta e da temperatura na extração do tempo de vida de geração dos portadores utilizando o transitório da corrente de dreno. Nesta análise, além do tempo de vida de portadores, outros parâmetros elétricos também foram estudados, como a tensão de limiar, o potencial de superfície na primeira interface e a energia de ativação para criação de um par elétron-lacuna. Com o estudo da influência dos parâmetros de processo no método de determinação do tempo de vida de geração foi possível propor um modelo simples para estimar o tempo de geração dos portadores em função da temperatura. Este modelo foi aplicado experimentalmente e comparado com resultados obtidos através de simulações apresentando um erro máximo de 5%. Fez-se uma análise detalhada do impacto da presença da região de implantação de HALO na extração do tempo de vida de geração baseando-se no transitório da corrente de dreno. Os resultados obtidos através deste estudo possibilitaram a proposta de um novo modelo. O modelo proposto considera tanto o impacto da lateralidade não uniforme da dopagem do canal no efeito de corpo flutuante, devido à presença das regiões de implantação de HALO, como também as cargas controladas pelas junções de fonte e dreno, o que até então não havia sido alvo de estudo na literatura. Com as novas considerações tornou-se possível à análise do transitório da corrente de dreno com a redução do comprimento de canal. A sensibilidade do novo modelo foi ensaiada com a variação de ± 20% nas concentrações da região de canal e de implantação de HALO resultando em um erro máximo de 9,2%. A maior eficiência do acoplamento da porta nos dispositivos de porta dupla, comparando com os de porta única, foi observada através do estudo do comportamento do potencial de corpo destas estruturas. Esta análise resultou na inserção de um parâmetro dependente da espessura do filme de silício, possibilitando a extrapolação do modelo proposto neste trabalho também para os dispositivos de porta dupla. Os resultados obtidos apresentaram um ajuste bastante satisfatório com a variação do comprimento de canal, temperatura e com a variação das concentrações de dopantes da região de canal e da região de implantação de HALO. Por fim, é apresentado um estudo sobre o transitório da corrente de dreno em dispositivos FinFETs de porta tripla, com e sem a região de implantação de HALO, considerando a variação da largura de canal. Através da análise da tensão de limiar, transcondutância e do transitório da corrente de dreno foi possível observar que os dispositivos sem a presença da região de implantação de HALO são mais susceptíveis a influência dos efeitos de corpo flutuante. / This work presents a study of drain current switch-off transients and extraction methods of the generation lifetime in partially depleted SOI nMOSFET transistors of single gate, double gate and triple gate FinFETs. This study is accomplished through two-dimensional numerical simulations and compared with experimental data of devices fabricated in the IMEC (Interuniversity Microelectronics Center), which is in the Catholic University of Leuven (KUL) in Belgium. Initially, it was analyzed the gate oxide thickness and temperature influences on the carrier generation lifetime extraction using the drain current transient. Beyond the generation lifetime, other electric parameters were also analyzed, such as the threshold voltage, the surface potential and the activation energy. Based on process parameter influence study in the determination method of the generation lifetime, it was possible to propose a simple model in order to estimate the carrier generation lifetime as a function of the temperature. This model was experimentally applied and compared to simulated results and it presented a maximum error of 5%. A detailed analysis of the effect of HALO implanted region in the generation lifetime extraction was based on the drain current transient. The results obtained through this study made possible the proposal of a new model. The proposed model considers not only the laterally non-uniform channel profile due to the presence of a HALO implanted region but also the amount of charge controlled by drain and source junctions, a never-before-seen topic in the literature. The new model sensitivity was tested with a ± 20% variation of the doping concentration of the channel and implanted HALO region resulting in a maximum error of 9.2%. Taking the obtained results into consideration, it was possible to analyze the drain current as a function of the channel length reduction. The great efficiency presented by the gate in double gate devices, compared to the single gate ones, was observed through the study of the body potential behavior in this structure. This analysis resulted in the inclusion of a silicon film thickness dependent parameter that made possible the adaptation of the proposed model in this work also for double gate devices. The obtained results presented a good agreement with the channel length variation, temperature and with the doping concentration variation in the channel and HALO implanted region. Finally, it was presented a study about the drain current transient in triple gate FinFET devices, with and without the HALO implanted region, taking the geometric parameter variation into consideration. Through the analysis of the threshold voltage, the transconductance and the drain current transient of the devices, it was possible to observe that the devices without HALO are remarkably more susceptible to the floating body effects influence.

La réduction des transistors MOSFETs, briques de base des circuits intégrés, ne permet plus d'améliorer efficacement leurs performances. Des leviers technologiques ont été mis en place dans les procédés de fabrication de ces transistors pour y remédier. L'introduction intentionnelle de contraintes constitue l'une de ces solutions. De fait, l'orientation des contraintes en fonction de la direction du canal influence fortement les propriétés de transport des transistors MOSFETs. Les méthodes de calculs de structures de bandes semi-empiriques EPM et */k.p/* dans l'approximation de la fonction enveloppe, ont été développées afin d'étudier les perturbations occasionnées sur la structure électronique des matériaux par l'action conjuguée des contraintes mécaniques et du confinement. L'influence de ces dernières perturbations sur les propriétés de transport a, par la suite, été analysée à l'aide de simulations avancées Monte Carlo "fullband" et Kubo-Greenwood. Les résultats théoriques obtenus ont été confrontés aux données expérimentales de flexion à quatre pointes (Wafer Bending), mesurées au cours de cette thèse. Il apparaît clairement que la prise en compte du couplage complexe des effets de confinement et de contrainte joue un rôle essentiel dans les propriétés de transport des dispositifs MOSFETs actuels. Enfin, chaque étape de modélisation a donné lieu à une discussion des domaines de validité des outils de simulation Dérive-Diffusion et Hydrodynamique, classiquement utilisés dans l'industrie pour la modélisation des dispositifs MOSFETs.