Des techniques d'injection de fautes ont été utilisées depuis de nombreuses années pour évaluer la sûreté de systèmes ou de composants (matériels ou logiciels). Ces techniques sont fondées sur la création délibérée de fautes dans le système à tester, pendant l'exécution d'une application. Les sorties du système, et potentiellement certains signaux internes, sont enregistrés et ces données sont utilisées à la fin des expériences pour analyser le comportement du système en présence de fautes.<br />Le travail présenté dans cette thèse est focalisé sur des injections de fautes au niveau matériel, dans des circuits digitaux. Dans ce contexte, l'utilisation de prototypes a été proposé pour améliorer et accélérer la réalisation des campagnes d'injection. Les réseaux programmables (et en particulier les réseaux de type FPGA) sont de bons candidats pour implémenter de tels prototypes. La reconfiguration d'un FPGA peut toutefois nécessiter un temps assez long, ce qui peut constituer une limitation des techniques basées sur le prototypage, surtout si de nombreuses reconfigurations sont nécessaires pour réaliser l'injection des fautes. Afin de résoudre ce problème, cette thèse propose de mettre à profit les possibilités de reconfiguration partielle (ou locale) de certains réseaux. En utilisant cette possibilité, seule une partie du réseau doit être reconfigurée lorsque des modifications sont requises, ce qui conduit à des gains de temps notables lorsque seules quelques différences existent entre deux configurations successives.<br />Jusque là, le prototypage matériel n'a été employé que pour exécuter l'application sur des versions de circuits modifiées pour injecter les fautes souhaitées. L'injection elle-même était réalisée grâce à des dispositifs ajoutés dans le circuit et commandés par des signaux externes. Ces modifications étaient introduites soit dans la description de haut niveau (par exemple, VHDL comportemental) soit dans la description au niveau portes, avant d'implémenter le prototype. L'idée développée dans cette thèse est non seulement d'exécuter l'application sur un prototype, mais aussi de réaliser l'injection des fautes directement dans le composant (FPGA) en tirant profit des possibilités de reconfiguration. De cette façon, chaque injection (ou suppression) de faute nécessite une reconfiguration partielle du FPGA. En revanche, la description initiale du circuit n'a pas à être modifiée avant l'implémentation du prototype.<br />Cette thèse démontre la faisabilité d'une telle approche, pour deux types de fautes majeurs (les collages et les inversions de bits asynchrones, qui modélisent les fautes de type "Single Event Upset"). Le processus d'injection utilisant la reconfiguration partielle a été automatisé pour ces types de fautes dans le cas de prototypes implémentés sur des réseaux Virtex. Les avantages et les limitations par rapport aux techniques existantes ont été analysés. Enfin, la thèse conclut sur les principaux paramètres devant être optimisés pour implémenter un environnement d'injection de fautes fondé sur la reconfiguration partielle.

Les travaux présentés dans cette habilitation sont le fruit d'une partie des recherches effectuées au sein du groupe CIS du laboratoire TIMA. Ils se sont focalisés sur des techniques « alternatives » de conception des systèmes intégrés et de traitement de l'information. Ces recherches ont mis en évidence la pertinence de l'approche asynchrone dans bien des domaines. Les techniques asynchrones permettent, par exemple, de concevoir des dispositifs de synchronisation sûrs, de sécuriser les circuits de chiffrement contre les attaques par canaux cachés mais aussi de concevoir plus aisément dans les technologies décananométriques où les problèmes liés aux variations de procédés de fabrication, les faibles tensions d'alimentation et la consommation statique sont devenus des enjeux délicats à traiter. La formalisation des méthodes de conception asynchrone a également permis de concevoir des outils de synthèse pour des circuits quasi-insensibles au délais et micropipelines. Enfin, une nouvelle approche pour le traitement du signal, se mariant bien avec la logique asynchrone qui est par essence évènementielle, est proposée. Les recherches démontrent notamment les bénéfices que l'on peut tirer d'un échantillonnage non uniforme pour réduire d'un à deux ordres de grandeur la consommation d'un système intégré en traitement du signal.

La complexité et le peu d'accessibilité des équipements numériques rend de plus en plus difficiles les taches de vérification et de dépannage de ces équipements. Pour pallier ces problèmes, des outils ont été définis pour traiter des niveaux de description élevés contournant ainsi la complexité intrinsèque des descriptions de bas niveau. Dans ce mémoire, nous nous sommes intéressés a la définition d'un outil d'analyse de testabilité qui permette de prendre en compte des circuits, cartes ou systèmes décrits en langage vhdl. L'objectif est de pouvoir traiter des équipements asynchrones décrits par leur comportement aussi bien que par leur hiérarchie. L'analyse de testabilité se base sur la représentation des transferts d'information et permet, d'une part de déterminer une spécification fonctionnelle du programme de test et, d'autre part, de calculer des mesures de testabilité exprimées par une mesure de contrôlabilité et une mesure d'observabilité. Dans cette thèse nous présentons, tout d'abord, la compilation de programmes vhdl comportementaux sous forme de modèles de transfert d'information. Nous définissons la notion de capacité d'information dynamique qui permet de calculer des mesures de testabilité significatives même dans une certaine classe de cycles séquentiels. Ici sont abordes les problèmes de simplification et d'optimisation des graphes déduits d'une description comportementale. Par le biais de la définition d'une bibliothèque nous avons apporte une solution au probleme de la concaténation de graphes de transfert d'information pour compiler les descriptions hiérarchiques. Des expérimentations sur des exemples réels de circuits ont montre que les optimisations apportent une accélération des traitements d'analyse de testabilité ainsi que la pertinence de ce type de modélisation pour cerner a priori les problèmes de test

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Les technologies de silicium s'approchent de leurs limites physiques en termes de réduction de tailles des transistors, et de la tension d'alimentation (VDD), d'augmentation de la vitesse de fonctionnement et du nombre de dispositifs intégrés dans une puce. En s'approchant de ces limites, les circuits deviennent de plus en plus sensibles à toute source de bruit (telles que les couplages capacitifs ou "cross-talks ", l'influence électro-magnétique, le bruit sur les lignes d'alimentation "ground-bounce"), ainsi qu'aux phénomènes radiatifs (particules alpha et neutrons atmosphériques). Ainsi, le taux d'erreurs du fonctionnement causées par l'impact des particules ionisantes (erreurs soft) ou par des défauts difficiles à détecter échappant ainsi au test de fabrication (par ex. fautes temporelles), se voit augmenté de façon radicale. Dans cette thèse, nous analysons dans un premier temps ces problèmes et nous concluons que tout circuit doit être conçu en utilisant des techniques de tolérance aux fautes afin de pouvoir maintenir des niveaux de fiabilité acceptables pour les prochaines générations de circuits nanométriques. Cette analyse montre que les parties logiques tendent de devenir aussi sensibles aux erreurs soft que les mémoires, nécessitant ainsi le même niveau de protection. Les techniques traditionnelles de tolérance aux fautes (TMR, duplication) étant trop coûteuses, ne sont pas acceptables pour les applications à faible valeur ajoutée (ex. produits grand publique). Le caractère temporel des fautes transitoires et de timing est exploité afin de proposer des solutions efficaces utilisant des structures self-checking, ainsi que des techniques de redondance temporelle. Ces techniques minimisent le coût matériel et ont un faible impact sur la vitesse de fonctionnement du circuit. Nous avons aussi développé une méthodologie de simulation de fautes transitoires, qui nous a permis d'évaluer de façon précise l'efficacité de protection obtenue par ces techniques.

Cette thèse s'attache à définir une méthodologie globale permettant d'augmenter le niveau de sûreté et de sécurité face à des fautes logiques transitoires (naturelles ou intentionnelles) survenant dans un système intégré matériel/logiciel, de type carte à puce. Les résultats peuvent être appliqués à tout circuit construit autour d'un cœur de microprocesseur synthétisable et d'un ensemble de périphériques spécialisés. Les méthodes de protection portent simultanément, sur le matériel, le logiciel d'application et les couches d'interface (en particulier, le système d'exploitation). Les modifications sur des descriptions de haut niveau on été privilégiées pour leurs avantages en terme de généralité, configurabilité, portabilité et pérennité. L'approche proposée vise un bon compromis entre le niveau de robustesse atteint et les coûts induits, aussi bien au niveau matériel qu'au niveau performances. Elle est appliquée et validée sur un système significatif, représentatif d'un système embarqué monoprocesseur.

Les unités de calculs qui composent les systèmes intégrés numériques d'aujourd'hui sont complexes, hétérogènes, et en nombre toujours croissant.La simulation, largement utilisée tant dans les phases de conception logicielle que matérielle de ces systèmes devient donc un vrai défi.Lors de la simulation du système, la performance est en grande partie édictée par la stratégie de simulation des jeux d'instructions des processeurs.La traduction binaire dynamique (DBT) est une technique qui a fait ses preuves dans ce contexte.Le principe de cette solution est de traduire au fur et à mesure les instructions du programme simulé (la cible), en instructions compréhensibles par la machine exécutant la simulation (l'hôte).C'est une technique rapide, mais la réalisation de simulateurs fondée sur cette technologie reste complexe.Elle est d'une part limitée en terme d'architectures cibles supportées, et d'autre part compliquée dans sa mise en œuvre effective qui requiert de longs et délicats développements.Les travaux menés dans cette thèse s'articulent autour de deux contributions majeures.La première s'attaque au support des architectures cibles de type Very Long Instruction Word (VLIW), en étudiant leurs particularités vis-à-vis de la DBT.Certaines de ces spécificités, tel le parallélisme explicite entre instructions, rendent la traduction vers un processeur hôte scalaire non triviale.La solution que nous proposons apporte des gains en vitesse de simulation d'environ deux ordres de grandeur par rapport à des simulateurs basés sur des techniques d'interprétation.La seconde contribution s'intéresse à la génération automatique de simulateurs basés sur la DBT.À partir d'une description architecturale de la cible et de l'hôte, nous cherchons à produire un simulateur qui soit optimisé pour ce couple.L'optimisation est faite grâce au processus de mise en correspondance des instructions du couple afin de sélectionner la ou les meilleures instructions hôtes pour simuler une instruction cible.Bien qu'expérimental, le générateur réalisé donne des résultats très prometteurs puisqu'il est à même de produire un simulateur pour l'architecture MIPS aux performances comparables à celles d'une implémentation manuelle. / Computing units embedded into modern integrated systems are com-plex, heterogeneous and numerous. Simulation widely used during both software and hardware designof these systems is becoming a real challenge. The simulator performance ismainly driven by the processors instruction set simulation approach, among which Dynamic BinaryTranslation (DBT) is one of the most promising technique. DBT aims at transla-ting on the fly instructions of the simulated processor (the target) into instructions that canbe understood by the computer running the simulation (the host). This technique is fast,but designing a simulator based on it is complex. Indeed, the number of target architecturesis limited, and furthermore, implementing a simulator is a complicated process because oflong and error prone development.This PhD contributes to solve two major issues. The first contribution tackles the problem ofsupporting Very Long Instruction Word (VLIW) architectures as simulation targets,by studying their architecture peculiarities with regards to DBT. Some of these specificities,like explicit instruction parallelism make the translation to scalar hosts nontrivial. Thesolutions we propose bring simulation speed gains of two orders of magnitude compared tointerpreter based simulators. The second contribution addresses the problem of automaticgeneration of DBT based simulators. With both target and host architectural descriptions,we produce a simulator optimised for this pair. This optimisation is done with an instructionsmatching process that finds host instruction candidates to simulate a target instruction.Although being experimental, our generator gives very promising results. It is able toproduce a simulator for the MIPS architecture whose performances are close to a hand writtenimplementation.

Une des avancées les plus notables de ces dernières années en cryptographie est sans contredit l’introduction du premier schéma de chiffrement complètement homomorphe par Craig Gentry. Ce type de système permet de réaliser des calculs arbitraires sur des données chiffrées, sans les déchiffrer. Cette particularité permet de répondre aux exigences de sécurité et de protection des données, par exemple dans le cadre en plein développement de l'informatique en nuage et de l'internet des objets. Les algorithmes mis en œuvre sont actuellement très coûteux en temps de calcul, et généralement implantés sous forme logicielle. Les travaux de cette thèse portent sur l’accélération matérielle de schémas de chiffrement homomorphes. Une étude des primitives utilisées par ces schémas et la possibilité de leur implantation matérielle est présentée. Ensuite, une nouvelle approche permettant l’implantation des deux fonctions les plus coûteuses est proposée. Notre approche exploite les capacités offertes par la synthèse de haut niveau. Elle a la particularité d’être très flexible et générique et permet de traiter des opérandes de tailles arbitraires très grandes. Cette particularité lui permet de viser un large domaine d’applications et lui autorise d’appliquer des optimisations telles que le batching. Les performances de notre architecture de type co-conception ont été évaluées sur l’un des cryptosystèmes homomorphes les plus récents et les plus efficaces. Notre approche peut être adaptée aux autres schémas homomorphes ou plus généralement dans le cadre de la cryptographie à base de réseaux. / One of the most significant advances in cryptography in recent years is certainly the introduction of the first fully homomorphic encryption scheme by Craig Gentry. This type of cryptosystem allows performing arbitrarily complex computations on encrypted data, without decrypting it. This particularity allows meeting the requirements of security and data protection, for example in the context of the rapid development of cloud computing and the internet of things. The algorithms implemented are currently very time-consuming, and most of them are implemented in software. This thesis deals with the hardware acceleration of homomorphic encryption schemes. A study of the primitives used by these schemes and the possibility of their hardware implementation is presented. Then, a new approach allowing the implementation of the two most expensive functions is proposed. Our approach exploits the high-level synthesis. It has the particularity of being very flexible and generic and makes possible to process operands of arbitrary large sizes. This feature allows it to target a wide range of applications and to apply optimizations such as batching. The performance of our co-design was evaluated on one of the most recent and efficient homomorphic cryptosystems. It can be adapted to other homomorphic schemes or, more generally, in the context of lattice-based cryptography.

Ces travaux portent sur la conception multidisciplinaire de systèmes intégrés. Ces systèmes sont soumis à un nombre d’exigences toujours croissant, entraînant des besoins en termes d’intégration fonctionnelle et spatiale. Ces différents types d’intégration relative au produit sont également la source d’une complexité organisationnelle, provenant à la fois de la multitude d’acteurs réalisant différentes activités d’ingénierie, mais également de la diversité des domaines impliqués, désignée dans ce manuscrit par « intégration multidisciplinaire ». Pour favoriser cette intégration multidisciplinaire, les phases de « conception préliminaire » et de « conception détaillée » ont été identifiées comme déterminantes, notamment car elles se caractérisent par la collaboration de nombreux experts, manipulant un grand nombre de données techniques de définition. Les systèmes conçus lors de conceptions multidisciplinaires restent faiblement intégrés. Cela est en partie dû au cloisonnement entre les disciplines et à un mode d’organisation projet basé sur une planification prédominante, caractérisé notamment par une diffusion de l’information principalement descendante (top-down). Afin d’assurer une meilleure collaboration entre ces différentes disciplines, de permettre des prises de décision éclairées par des indicateurs opérationnels et de pouvoir analyser et mieux comprendre les phénomènes d’intégration des expertises, l’introduction d’une méthode inspirée des principes fondateurs des méthodes agiles est proposée pour la conception collaborative de systèmes intégrés.La contribution de ces travaux s’appuie sur trois concepts complémentaires. Le premier, intitulé Collaborative Actions Framework correspond à un cadre de collaboration opérationnelle autour d’actions. Un des objectifs de ce framework est de faciliter la collaboration des acteurs des projets de conception, quelle que soit leur origine disciplinaire, mais également d’assurer une traçabilité entre les prises de décision et les corrections/modifications apportées sur les données techniques. Cette traçabilité est rendue possible grâce aux liens existants avec le second concept intitulé Workspace. Apportant un nouvel éclairage sur les possibilités offertes par la collaboration autour de ces espaces de collaboration, ce concept offre un certain nombre de possibilités,notamment la mise en commun continue des travaux, l’intégration multidisciplinaire et la validation des modifications. Les échanges de données techniques entre les workspaces, ou le travail simultané sur les mêmes données techniques, s’appuient quant à eux sur la possibilité de pouvoir gérer de façon parallèle différentes versions d’une même donnée technique. Ces possibilités sont proposées par le troisième concept, intitulé branch & merge, qui permet également à différents acteurs de travailler simultanément sur les mêmes données. Enfin, ces trois concepts sont ensuite illustrés par l’intermédiaire d’un démonstrateur composé d’un scénario et d’un prototype informatique. Un produit mécatronique, combinaison synergique et systémique de la mécanique, de l'électronique et de l'informatique temps réel, est utilisé afin d’illustrer les possibilités offertes par nos travaux en termes d'intégration multidisciplinaire lors de la conception collaborative. / This work focuses on the multidisciplinary and collaborative design of integrated systems. These systems are subject to an ever increasing number of requirements, leading to the need for more comprehensive functional and spatial integration. These different types of product integration are also at the origin of organizational complexity. This complexity arises not only from the great number of actors performing various engineering activities but also from the diversity of disciplines involved (designated in this manuscript as “multidisciplinary integration”). To encourage this multidisciplinary integration, “preliminary design” and “detailed design” have been identified as the most significant steps, especially since they are characterized by the collaboration of multiple experts handling a large number of product definition’ technical data. Systems that have been designed thanks to multidisciplinary approaches are generally poorly integrated. This is partially due to the compartmentalization of disciplines, as well as to the “project-planned” method, where project planning is predominant and information is mainly spread out “top-down”. To ensure better cooperation between the various disciplines, to enable decision making based on operational indicators and to analyze and understand the multidisciplinary integration processes, a method inspired by the founding principles of agile methods (the agile manifesto) is proposed for the collaborative design of integrated systems. This work is based on three complementary concepts. The first is, the Collaborative Actions Framework, an operational framework for collaboration around actions. One objective of this framework is to improve the collaboration among designers, whatever their disciplinary origin. It also ensures traceability between decision making and corrections/changes made to technical data. This traceability is made possible by the useof the second concept, called Workspace. Even if this term is already well known, we propose a new definition/usage to transform it into collaboration spaces. This concept offers great possibilities, including the continuous delivering/sharing of experts’ contributions, multidisciplinary integration and change validation. The exchange of technical data between workspaces, or simultaneous work on the same data, relies on the ability to manage several parallel versions of the same item into a single datamanagement system. These opportunities are offered by the third concept, called Branch & Merge. Finally, these three concepts are illustrated through a scenario and a computer prototype. A mechatronic product, “the synergistic combination of mechanical and electrical engineering, computer science, and information technology” (Harashima et al., 1996), is used to illustrate the opportunities offered by our work in terms of multidisciplinary integration during collaborative design.