The development of Fully Depleted Monolithic Active Pixel Sensors (FD-MAPS) represents nowadays a hot-topic in the radiation detector community. The advantages in terms of production costs and easiness of manufacturing in comparison to the state-of-the-art hybrid detectors boost the research effort in the direction of developing new CMOS compatible detector technologies. To this end, the INFN ARCADIA project targeted the design of a sensor platform for the production of FD-MAPS to be employed in different scientific, medical and space applications. The sensor technology has been developed in collaboration with LFoundry on the basis of a standard 110nm CMOS production process with some modifications needed to meet the project requirements. High resistivity n-type silicon substrates have been chosen for the sensor active volume and a n-type epitaxial layer has been included at the sensor frontside to delay the onset of the punch-through current flowing between the frontside and backside p-type implants. The sensor n-type collection electrodes are surrounded by pwells, which can host the embedded analog and digital frontend electronics, and deep pwells have been included below the pwells to shield them from the sensor substrate. Three engineering runs have been submitted and the produced wafers have been delivered in 2021, 2022 and 2023, respectively. An additional p-type implant has been added in the third production run to create an embedded gain layer below the n-type collection electrodes, to enhance the signal through avalanche multiplication. A selection of the main results obtained from the TCAD simulations and of the most relevant measurements performed on the designed MAPS passive test structures will be presented and discussed in chapter 4. In an analogous way, the experimental results obtained from the characterization of an active sensor designed for brachytherapy, called COBRA, are reported in chapter 5. The calibration of the capacitance included in the internal charge injection circuit of two TJ-Monopix2 MAPS having different substrate types is reported in chapter 6. These sensors represent examples of fully functional and full scale monolithic prototypes realized in a 180nm Tower-Jazz CMOS process, that have been characterized using X-rays fluorescence techniques at the SiLab of the University of Bonn. Finally, in the Conclusions section the main results of the research activity are summarized and the possible future spin-offs of the project are presented.

Afin de dépasser la limite d'échelle, il existe une solution innovante qui permet de fabriquer des structures multi-grilles. Ainsi, un NMOSFET composé de trois grilles indépendantes fabriquées dans la technologie CMOS. En dehors de leur forme, géométrique, le transistor multi-grille est similaire à une structure classique. Une multi-grille NMOSFET peut être fabriquée par l'intégration de tranchées de polysilicium. Ces tranchées sont utilisées dans diverses applications telles que les mémoires DRAM, électronique de puissance ou de capteurs d'image. Les capteurs d'image présentent le problème des charges parasites entre les pixels, appelées diaphonie. Les tranchées sont l'une des solutions qui réduisent ce phénomène. Ces tranchées assurent l'isolation électrique sur toute la matrice des pixels. Nous avons étudié ses caractéristiques en utilisant des mesures I-V, méthode du split C-V et de pompage de charge à deux et à trois niveaux. Son multi-seuil caractéristique a été vérifié. Nous n'avons observé aucune dégradation significative de ces caractéristiques grâce à l'intégration des tranchées. La structure a été simulée par la méthode des éléments finis en 3D via le logiciel TCAD. Ses caractéristiques électriques ont été simulées et confrontées avec les résultats obtenus à partir de mesures électriques. La tension de seuil et la longueur de canal effective ont été extraites. Sa mobilité effective et les pièges de l'interface Si/SiO2 ont également été simulés ou calculés. En raison des performances électriques satisfaisantes et d'un bon rendement, nous avons remarqué que ce dispositif est une solution adéquate pour les applications analogiques grâce aux niveaux de tension multi-seuil / One of the recent solutions to overcome the scaling limit issue are multi-gate structures. One cost-effective approach is a three-independent-gate NMOSFET fabricated in a standard bulk CMOS process. Apart from their shape, which takes advantage of the three-dimensional space, multi gate transistors are similar to the conventional one. A multi-gate NMOSFET in bulk CMOS process can be fabricated by integration of polysilicon-filled trenches. This trenches are variety of the applications for instance in DRAM memories, power electronics and in image sensors. The image sensors suffer from the parasitic charges between the pixels, called crosstalk. The polysilicon - filled trenches are one of the solution to reduce this phenomenon. These trenches ensure the electrical insulation on the whole matrix pixels. We have investigated its characteristics using l-V measurements, C-V split method and both two- and three-level charge pumping techniques. Tts tunable-threshold and multi-threshold features were verified. Tts surface- channel low-field electron mobility and the Si/SiO2 interface traps were also evaluated. We observed no significant degradation of these characteristics due to integration of polysilicon-filled trenches in the CMOS process. The structure has been simulated by using 3D TCAD tool. Tts electrical characteristics has been evaluated and compared with results obtained from electrical measurements. The threshold voltage and the effective channel length were extracted. Tts surface-channel low-field electron mobility and the Si/SiO2 interface traps were also evaluated. Owing to the good electrical performances and cost-effective production, we noticed that this device is a good aspirant for analog applications thanks to the multi-threshold voltages

Ce travail de thèse présente une étude concernant la caractérisation des effets électrothermiques dans les transistors bipolaires à hétérojonction (HBT) en SiGe. Lors de ces travaux, deux procédés technologiques BiCMOS à l’état de l’art ont été analysés: le B11HFC de Infineon Technologies (130nm) et le B55 de STMicroelectronics (55nm).Des structures de test dédiées ont étés conçues, pour évaluer l’impact électrothermique du back end of line (BEOL) de composants ayant une architecture à un ou plusieurs doigts d’émetteur. Une caractérisation complète a été effectuée en régime continu et en mode alternatif en petit et en grand signal. De plus, une extraction des paramètres thermiques statiques et dynamiques a été réalisée et présentée pour les structures de test proposées. Il est démontré que les figures de mérite DC et RF s’améliorent sensiblement en positionnant des couches de métal sur le transistor, dessinées de manière innovante et ayant pour fonction de guider le flux thermique vers l’extérieur. L’impact thermique du BEOL a été modélisé et vérifié expérimentalement dans le domaine temporel et fréquentiel et aussi grâce à des simulations 3D par éléments finis. Il est à noter que l’effet du profil de dopage sur la conductivité thermique est analysé et pris en compte.Des topologies de transistor innovantes ont étés conçues, permettant une amélioration des spécifications de l’aire de sécurité de fonctionnement, grâce à un dessin innovant de la surface d’émetteur et du deep trench (DTI).Un modèle compact est proposé pour simuler les effets de couplage thermique en dynamique entre les émetteurs des HBT multi-doigts; ensuite le modèle est validé avec de mesures dédiées et des simulations TCAD.Des circuits de test ont étés conçus et mesurés, pour vérifier la précision des modèles compacts utilisés dans les simulateurs de circuits; de plus, l’impact du couplage thermique entre les transistors sur les performances des circuits a été évalué et modélisé. Finalement, l’impact du dissipateur thermique positionné sur le transistor a été étudié au niveau circuit, montrant un réel intérêt de cette approche. / This work is focused on the characterization of electro-thermal effects in advanced SiGe hetero-junction bipolar transistors (HBTs); two state of the art BiCMOS processes have been analyzed: the B11HFC from Infineon Technologies (130nm) and the B55 from STMicroelectronics (55nm).Special test structures have been designed, in order to evaluate the overall electro-thermal impact of the back end of line (BEOL) in single finger and multi-finger components. A complete DC and RF electrical characterization at small and large signal, as well as the extraction of the device static and dynamic thermal parameters are performed on the proposed test structures, showing a sensible improvement of the DC and RF figures of merit when metal dummies are added upon the transistor. The thermal impact of the BEOL has been modeled and experimentally verified in the time and frequency domain and by means of 3D TCAD simulations, in which the effect of the doping profile on the thermal conductivity is analyzed and taken into account.Innovative multi-finger transistor topologies are designed, which allow an improvement of the SOA specifications, thanks to a careful design of the drawn emitter area and of the deep trench isolation (DTI) enclosed area.A compact thermal model is proposed for taking into account the mutual thermal coupling between the emitter stripes of multi-finger HBTs in dynamic operation and is validated upon dedicated pulsed measurements and TCAD simulations.Specially designed circuit blocks have been realized and measured, in order to verify the accuracy of device compact models in electrical circuit simulators; moreover the impact on the circuit performances of mutual thermal coupling among neighboring transistors and the presence of BEOL metal dummies is evaluated and modeled.