Pour les applications électroniques analogiques, des composants fonctionnant en hautes fréquences avec un faible niveau de bruit sont nécessaires. Pour le développement de circuits numériques hauts débits de type DCFL, il faut utiliser des transistors à effet de champ à tensions de seuil positives. De plus, la tenue en tension est aussi une contrainte. La structure HEMT métamorphique à enrichissement AlInAs/GaInAs sur GaAs développée par la société OMMIC en 2007 répond à ces exigences et constitue le point de départ de cette étude. Le but de cette thèse est en effet de fournir une structure de HEMTs à enrichissement (E-HEMTs) de la filière AlInAs/InGaAs pour applications faible bruit sur substrat InP, afin de tirer profit de sa forte mobilité électronique, tout en maintenant de bonnes caractéristiques statiques et dynamiques. Notre travail d’optimisation, de réalisation et de caractérisation de structures permet d’atteindre des fréquences de coupure FT, FMAX de respectivement 204 GHz et 327 GHz, pour un NFmin de 0.96 dB et un gain associé de 13.2 dB à 30 GHz, pour des structures présentant d’excellentes performances statiques : tension de seuil positive de 30 mV, tension de claquage grille - drain de –7 V, transconductance de 1040 mS/mm. Ces résultats placent ce HEMT sur InP à l’état de l’art des transistors HEMTs à enrichissement, et en font un concurrent des transistors HEMTs à déplétion pour les applications faible bruit. / The increasing needs of high frequency electronic systems combined with constant efforts in miniaturization require low noise and high frequency Field Effect Transistor with high operation voltage. For digital applications, enhancement mode HEMT is needed. The enhancement-mode metamorphic AlInAs/GaInAs HEMT on GaAs substrate developed in OMMIC in 2007 meet these requirements and it represents the starting point of our study. The aim of our work is to provide AlInAs/InGaAs E-HEMTs for low noise applications, on InP substrate in order to take advantage of its high electronic mobility, while maintaining high static and dynamic performances. We first optimized the structure, then we realized and characterized E-HEMTs which reach high cutoff frequencies, such as 204 GHz for FT and 327 GHz for FMAX, combined with a low noise figure of 0.96 dB and an associated gain of 13.2 dB at 30 GHz. These structures also show high static performances such as a 30 mV threshold voltage, a gate-to-drain breakdown voltage of –7 V, and a high transconductance of 1040 mS/mm. These results make this pseudomorphic E-HEMT on InP substrate at the state of the art of the enhancement mode HEMTs, and it even competes with the best low noise applications depletion mode HEMTs.

Nous présentons une méthode pour caractériser des nanocapacités sub-10 nm de diamètre et des nanotransistors par Interferometric Scanning Microwave Microscope (ISMM), avec lequel nous avons réussi, de non seulement optimiser la résolution latérale qui permet de connaitre leur topographie, mais aussi de les caractériser quantitativement à l’échelle de l’attofarad. La caractérisation quantitative des nanocapacités dans la gamme de l’attofarad est réalisée en utilisant une série de capacités d’une cal kit intégrées sur une même puce. Des capacités à l'échelle nanométrique et des diodes à barrière tunnel ont été détectées par les variations de l'amplitude et de la phase du signal haute fréquence réfléchi S11. En ce qui concerne les nanotransistors mesurés à l’aide du montage IDPMM, l’évolution de la tension de seuil a été étudiée par deux approches : les mesures de courant I_d (V_tip) et les mesures de courbes dS_11/dV. Les résultats obtenus par ces deux approches coïncident sauf l’apparition d’un ‘splitting’ à fort V_bg qui est seulement observé par l’ISMM. Une cartographie 2D de la tension de seuil avec deux grilles pour les nanotransistors a été établie pour la première fois. En résumé, cette étude montre que l’ISMM est un outil alternatif fiable pour la caractérisation électrique de nanocomposants émergents. / We present a method to characterize sub-10 nm capacitors and nanotransistors by Interferometric Scanning Microwave Microscopy (ISMM), with which we are able to not only optimize the lateral resolution which related to the topography, but also quantitatively characterize across the attofarad range. Quantitative impedance characterization of attofarad range capacitors is achieved using an “on-chip” calibration kit facing thousands of nanodevices. Nanoscale capacitors and tunnel barriers were detected through variations in the amplitude and phase of the reflected microwave signal, respectively. With the banc IDPMM (Interferometric Doping Profile Measurement Module), the change of threshold voltage of nanotransistor is observed by two methods: the measurement of current I_d (V_tip) and the spectroscopy curves S_11/dV. The curves obtained by two approaches coincide except for a ‘splitting’ at high V_bg. In addition, a precise 2D mapping of threshold voltage in dual gate operation for nanotransistor is established for the first time. In brief, this study indicates that ISMM is a reliable alternative tool for electrical characterization of emerging nanocomponents.

Ce travail de thèse s’inscrit dans le cadre du projet INTERREG Luminoptex et vise à réaliser des diodes organiques de redressement pour des applications de récupération d’énergie électromagnétique pour de l’éclairage ambiant autonome sur support textile. Des diodes à base de pentacène et de polymère P3HT ont été fabriquées selon deux configurations: verticale et coplanaire en utilisant aussi bien des procédés simples et peu couteux que des procédés de lithographie électronique. Les performances de ces diodes ont été améliorées par l’utilisation de monocouches auto assemblées SAM de PFBT (2,3,4,5-6 pentafluorobenzénethiol) qui permettent de réduire les barrières d’injection des porteurs de charges denviron 0.5eV. Dans le cas des diodes polymères, une couche d’injection à base de P3HT dopé au Triflate de cuivre a été étudiée et utilisée pour l’amélioration de l’injection. Des rapports de rectification élevés ont été obtenus ( 107) avec des tensions de fonctionnement très faibles (de 20 à 80mV). Les travaux de simulation ont montré par ailleurs, que ces diodes peuvent atteindre des fréquences de fonctionnement de l’ordre du GHz.Ces composants ont été ensuite réalisés sur substrat flexible de papier pour un transfert sur les surfaces textiles. / This thesis work is a part of the INTERREG Luminoptex project and aims to produce organic rectifier diodes for electromagnetic energy harvesting applications for autonomous ambient lighting on textile support. Pentacene oligomer and P3HT polymer diodes have been fabricated in two configurations: vertical and coplanar structures using soft technology and low cost processes or electron beam lithography technique. The performance of these diodes has been improved by the use of PFBT (2,3,4,5-6 pentafluorobenzenethiol) SAM self-assembled monolayers that reduce the injection barriers of charge carriers by about 0.5eV. In the case of polymer diodes, an injection layer based on P3HT doped with copper triflate was studied and used to improve the current injection. High rectification ratios were obtained ( up to 107) with very low operating voltages (from 20 to 80mV). Simulation study has also shown that these diodes can reach operating frequencies in the GHz range. These devices were then made on a flexible paper substrate for transfer to textile surfaces.

Les dernières technologies microélectroniques embarquent des transistors dont les isolants de grille sont des isolants à forte constante diélectrique (high-k en anglais) associés à des grilles métalliques (on utilise l'abréviation HKMG pour high-k – metal gate). Si cet empilement permet de garder une quantité de charges suffisante dans le canal, il est plus difficile de contrôler les tensions de seuil des transistors à cause de la présence de charges et de dipôle dans ces couches ou aux interfaces. Deux études préliminaires ont établi qu'il existe une corrélation entre les énergies de liaisons des éléments mesurées par XPS d'un empilement HKMG et la tension de seuil d'un transistor utilisant ce même empilement. Des charges sont présentes dans les couches isolantes des empilements HKMG, conduisant à un décalage du potentiel électrostatique au sein de ces couches. Ceci induit une modification du travail de sortie effectif de l'électrode métallique du transistor. Et en XPS ces charges induisent une variation de l'énergie cinétique des électrons extraits des couches se trouvant sous ces charges. L'objectif de cette thèse est de simuler de manière quantitative l'impact électrostatique induit par ces charges et dipôles et de comparer cet impact aux décalages des raies XPS ainsi qu'aux mesures électriques des tensions de seuil des transistors. Ceci permettra ensuite d'estimer la variation des tensions seuil des transistors très en amont dans le procédé de fabrication / The last microelectronic technologies includes transistors with materials of high dielectric constant (high-k ) associated to metal gate (we use the abbreviation HKMG for high-k - bad metal). If this pile allows to keep a sufficient quantity of charges in the channel, it is more difficult to check the threshold voltage of transistors because of the presence of charge and of dipole in these layers or in the interfaces. Two preliminary studies established that there is a correlation between the binding energies measured by XPS of a pile HKMG and the threshold voltage of a transistor using the same pile. Charges are present in the insulating layers of piles HKMG, leading to a difference of the electrostatic potential within these layers. A modification of the effective workfunction of the metallic electrode of the transistor in s then observed, and in XPS these charges lead t oa variation of the kinetic energy of electrons extracted from the layer. The purpose of this thesis is simulate in a quantitative way the electrostatic impact of this charges and dipôles and to compare this impact with the observation made by XPS as well as with the electric measures of the threshold voltage of transistors. This will then allow to estimate the variation of the threshold voltage of transistors well further in the manufacturing process.

La miniaturisation des transistors MOSFETs sur silicium massif présente de nombreux enjeux en raison de l'apparition de phénomènes parasites. Notamment, la réduction de la surface des dispositifs entraîne une dégradation de la variabilité de leurs caractéristiques électriques. La technologie planaire totalement désertée, appelée communément FDSOI (pour Fully Depleted Silicon on Insulator), permet d'améliorer le contrôle électrostatique de la grille sur le canal de conduction et par conséquent d'optimiser les performances. De plus, de par la présence d'un canal non dopé, il est possible de réduire efficacement la variabilité de la tension de seuil des transistors. Cela se traduit par un meilleur rendement et par une diminution de la tension minimale d'alimentation des circuits SRAM (pour Static Random Access Memory). Une étude détaillée de la variabilité intrinsèque à cette technologie a été réalisée durant ce travail de recherche, aussi bien sur la tension de seuil (VT) que sur le courant de drain à l'état passant (ISAT). De plus, le lien existant entre la fluctuation des caractéristiques électriques des transistors et des circuits SRAM a été expérimentalement analysé en détail. Une large partie de cette thèse est enfin dédiée à l'investigation de la source de variabilité spécifique à la technologie FDSOI : les fluctuations de l'épaisseur du film de silicium. Un modèle analytique a été développé durant cette thèse afin d'étudier l'influence des fluctuations locales de TSi sur la variabilité de la tension de seuil des transistors pour les nœuds technologiques 28 et 20nm, ainsi que sur un circuit SRAM de 200Mb. Ce modèle a également pour but de fournir des spécifications en termes d'uniformité σTsi et d'épaisseur moyenne µTsi du film de silicium pour les prochains nœuds technologiques.

L'isolant électrique est un élément essentiel des composants électroniques. Or, à cause des défauts présents dans l'isolant, des dysfonctionnements apparaissent dans les équipements électroniques provoquant des problèmes de fiabilité. Il est donc essentiel de quantifier et d'identifier la nature des charges d'espaces crées par ces défauts. Pour des raisons de miniaturisation des composants, les techniques de caractérisations actuelles semblent montrer leurs limites. La méthode de l'onde thermique permet de quantifier et de donner la répartition de la charge d'espace sur une forte épaisseur de diélectrique. L'adaptabilité de la méthode pour des couches diélectriques beaucoup plus minces ainsi que l'étude des résultats obtenus constitue l'essentiel du travail de cette thèse. La méthode proposée permet de donner les tensions caractéristiques de la structure MOS tout en effectuant une analyse en régime statique de la structure.

Ce travail de thèse a pour sujet l'étude de transistors en couches minces (TFTs) à base d'Indium Gallium Zinc Oxide (IGZO). Nous nous sommes intéressés au procédé de réalisation des TFTs, et à la caractérisation des couches d'IGZO afin d'obtenir les caractéristiques au plus près de l'état de l'art. Nous avons également étudié le processus de passivation, paramètre identifié comme critique pour stabiliser les TFT et atteindre de bonnes performances.Dans un premier temps, nous avons mis au point les conditions du dépôt de la couche active, et de la réalisation des TFTs. Les analyses morphologiques et structurales ont montré l'absence de cristallites de couche, ainsi qu'une surface peu rugueuse. La densité des porteurs de charge de la couche IGZO diminue lorsque le débit d'oxygène, variable durant son dépôt, augmente. La couche active déposée à 200°C et à 4 sccm d'oxygène présente une densité de porteurs de charge de l'ordre de 1E17 cm-3, valeur adaptée au fonctionnement des TFTs.Dans un second temps, nous avons évalué l'influence d'un recuit sur les caractéristiques des TFTs. Nous avons mis en évidence que le recuit sous oxygène conduit à des TFTs opérationnels, tandis que celui sous azote ou en absence de recuit induisent une suppression de l'effet de champ. Nos études ont également montré qu'une température de recuit de 300°C est favorable aux performances des transistors. Les premiers TFTs présentent des mobilités entre 5 et 15 cm2/Vs, des rapports ION/IOFF de l'ordre de 1E7, et des pentes sous le seuil d'environ 0.3 V/décade. Les tensions de seuil (VT), quant à elles, demeurent faibles donc restent à améliorer.Pour finir, nous avons étudié l'impact d'une couche de passivation sur les TFTs, en raison de la dégradation des caractéristiques de ces derniers dans l'atmosphère ambiante. Les couches de SiO2 (déposée par PECVD) et d'Al2O3 (déposée par ALD) ont été étudiées. Nous avons mis en évidence que ces passivations peuvent dégrader les TFTs au lieu de les protéger. VT tend à se décaler dans le sens négatif lorsque l'on augmente l'épaisseur de la couche d'Al2O3 ou le débit de Silane durant le dépôt du SiO2. Une des raisons principales de ce phénomène est la présence de l'hydrogène généré lors de la passivation. Nous avons évalué les solutions pour éviter la dégradation lors du dépôt et assurer une bonne protection du TFT. / This thesis aims to study thin-film transistors (TFTs) based on Indium Gallium Zinc Oxide (IGZO) in the framework of applications in active matrix flat panel LCD and OLED display. The TFT fabrication process and the characterization of IGZO deposited film are two key studies in this thesis in order to obtain TFT electrical characteristics close to the state-of-the-art. We have also studied the passivation which is identified as crucial for stabilizing the TFT and achieving good performance.The deposition of the active layer and the fabrication process of TFT are firstly studied. Smooth surface of deposited films is demonstrated by AFM and the absence of the crystalline peak of the material is shown by X-ray diffraction. The density of charge carriers decreases with the increase of oxygen flow rate. The active layer deposited at 200°C and at 4 sccm of oxygen flow has a carrier density in the order of 1E17 cm-3 which is suitable for TFT operation. This condition is chosen to fabricate IGZO-based TFT in this thesis.In a second step, we have evaluated the influence of annealing condition on TFTs' electrical characteristics. Annealing in oxygen leads to operational TFTs while doing the same under nitrogen or the absence of annealing suppresses field-effect behavior. Our studies have also shown that annealing temperature of 300°C is suitable to obtain good performance of the transistors. From this study, we have obtained TFTs with high mobility (between 5 and 15 cm2/Vs), high ION/IOFF ratios (about 1E7), and reasonable sub threshold slope (about 0.3 V/decade). The threshold voltage (VT) however remains low (between -4 and -2 V) and needs to be improved.Finally, we have investigated the impact of a passivation layer on the performance of IGZO TFTs. SiO2 film (deposited by PECVD) and Al2O3 film (formed by ALD) were studied. We have observed that such passivation can degrade the TFTs rather than protecting them. Concretely, VT shifts in negative direction when increasing the Al2O3 layer thickness or the silane flow during SiO2 deposition. Principal reason for this shift is the presence of hydrogen which is generated during passivation. We have evaluated some solutions to reduce the degradation during deposition and ensure a good protection of the TFTs.

La miniaturisation des transistors MOSFETs sur silicium massif présente de nombreux enjeux en raison de l'apparition de phénomènes parasites. Notamment, la réduction de la surface des dispositifs entraîne une dégradation de la variabilité de leurs caractéristiques électriques. La technologie planaire totalement désertée, appelée communément FDSOI (pour Fully Depleted Silicon on Insulator), permet d'améliorer le contrôle électrostatique de la grille sur le canal de conduction et par conséquent d'optimiser les performances. De plus, de par la présence d'un canal non dopé, il est possible de réduire efficacement la variabilité de la tension de seuil des transistors. Cela se traduit par un meilleur rendement et par une diminution de la tension minimale d'alimentation des circuits SRAM (pour Static Random Access Memory). Une étude détaillée de la variabilité intrinsèque à cette technologie a été réalisée durant ce travail de recherche, aussi bien sur la tension de seuil (VT) que sur le courant de drain à l'état passant (ISAT). De plus, le lien existant entre la fluctuation des caractéristiques électriques des transistors et des circuits SRAM a été expérimentalement analysé en détail. Une large partie de cette thèse est enfin dédiée à l'investigation de la source de variabilité spécifique à la technologie FDSOI : les fluctuations de l'épaisseur du film de silicium. Un modèle analytique a été développé durant cette thèse afin d'étudier l'influence des fluctuations locales de TSi sur la variabilité de la tension de seuil des transistors pour les nœuds technologiques 28 et 20nm, ainsi que sur un circuit SRAM de 200Mb. Ce modèle a également pour but de fournir des spécifications en termes d'uniformité σTsi et d'épaisseur moyenne µTsi du film de silicium pour les prochains nœuds technologiques. / The scaling of bulk MOSFETs transistors is facing various difficulties at the nanometer era. The variability of the electrical characteristics becomes a major challenge which increases as the device dimensions are scaled down. Fully-Depleted Silicon On Insulator (FDSOI) technology, developed as an alternative to bulk transistors, exhibits a better electrostatic immunity which enables higher performances. Moreover, the reduction of the Random Dopant Fluctuation allows excellent variability immunity for the FDSOI technology due to its undoped channel. It leads to a yield enhancement and a reduction of the minimum supply voltage of SRAM circuits. The variability has been analyzed deeply during this thesis in this technology, both on the threshold voltage (VT) and on the ON-state current (ISAT). The correlation between the electrical characteristics of MOSFETs devices (i.e., the threshold voltage and the standard deviation σVT) and SRAM cells (i.e., the SNM and σSNM) has been investigated thanks to an extensive experimental study and modeling. This purpose of this thesis is also to analyze the specific FDSOI variability source: silicon thickness fluctuations. An analytical model has been developed in order to quantify the impact of local TSi variations on the VT variability for 28 and 20nm technology nodes, as well as on a 200Mb SRAM array. This model also enables to evaluate the silicon thickness mean (µTsi) and standard deviation (σTsi) specifications for next technology nodes.

Dans les années 2000, les composants de puissance en carbure de silicium (SiC) font leur apparition sur le marché industriel offrant d'excellentes performances. Elles se traduisent par de meilleurs rendements et des fréquences de découpage plus élevées, entrainant une réduction significative du volume et de la masse des convertisseurs de puissance. Le SiC présente de plus un potentiel important de fonctionnement en haute température (>200°C) et permet donc d'envisager de placer l'électronique dans des environnements très contraints jusqu'alors inaccessibles. Pourtant les parts de marche du SiC restent limitées dans l'industrie vis à vis du manque de retour d'expérience concernant la fiabilité de ces technologies relativement nouvelles. Cette question reste aujourd'hui sans réponse et c'est avec cet objectif qu'a été menée cette étude axée sur le vieillissement et l'analyse des mécanismes de dégradation sur des composants de puissance SiC pour des applications haute température. Les tests de vieillissement ont été réalisés sur des transistors MOSFET SiC car ces composants attirent les industriels grâce à leur simplicité de commande et leur sécurité "normalement bloqué" (Normally-OFF). Néanmoins, la fiabilité de l'oxyde de grille est le paramètre limitant de cette structure. C'est pourquoi l'étude de la dérive de la tension de seuil a été mesurée avec une explication du phénomène d'instabilité du VTH. Les résultats ont montré qu'avec l'amélioration des procédés de fabrication, l'oxyde du MOSFET est robuste même pour des températures élevées (jusqu'à 300°C) atteintes grâce à un packaging approprié. Les durées de vie moyennes ont été extraites grâce à un banc de vieillissement accéléré développé pour cette étude. Des analyses macroscopiques ont été réalisées afin d'observer l'évolution des paramètres électriques en fonction du temps. Des études microscopiques sont conduites dans l'objectif d'associer l'évolution des caractéristiques électriques par rapport aux dégradations physiques internes à la puce. Pour notre véhicule de test, la défaillance se traduit par un emballement du courant de grille en régime statique et par l'apparition de fissures dans le poly-Silicium de la grille. Pour finir, une étude de comparaison avec des nouveaux transistors MOSFET a été réalisée. Ainsi l'analogie entre ces composants s'est portée sur des performances statiques, dynamiques, dérivé de la tension de seuil et sur la durée de vie moyenne dans le test de vieillissement. Le fil rouge de ces travaux de recherche est une analyse des mécanismes de dégradation avec une méthodologie rigoureuse permettant la réalisation d'une étude de fiabilité. Ces travaux peuvent servir de base pour toutes analyses d'anticipation de défaillances avec une estimation de la durée de vie extrapolée aux températures de l'application visée / Since 2000, Silicon Carbide (SiC) power devices have been available on the market offering tremendous performances. This leads to really high efficiency power systems, and allows achieving significative improvements in terms of volume and weight, i.e. a better integration. Moreover, SiC devices could be used at high temperature (>200°C). However, the SiCmarket share is limited by the lack of reliability studies. This problem has yet to be solved and this is the objective of this study : aging and failure mechanisms on power devices for high temperature applications. Aging tests have been realized on SiC MOSFETs. Due to its simple drive requirement and the advantage of safe normally-Off operation, SiCMOSFET is becoming a very promising device. However, the gate oxide remains one of the major weakness of this device. Thus, in this study, the threshold voltage shift has been measured and its instability has been explained. Results demonstrate good lifetime and stable operation regarding the threshold voltage below a 300°C temperature reached using a suitable packaging. Understanding SiC MOSFET reliability issues under realistic switching conditions remains a challenge that requires investigations. A specific aging test has been developed to monitor the electrical parameters of the device. This allows to estimate the health state and predict the remaining lifetime.Moreover, the defects in the failed device have been observed by using FIB and SEM imagery. The gate leakage current appears to reflect the state of health of the component with a runaway just before the failure. This hypothesis has been validated with micrographs showing cracks in the gate. Eventually, a comparative study has been realized with the new generations of SiCMOSFET

La miniaturisation croissante des circuits intégrés entraîne une augmentation de la complexité des procédés de<br />fabrication où chaque nouvelle étape peut influer la fiabilité du composant. Les fabricants de semi-conducteurs<br />doivent garantir un niveau de fiabilité excellent pour garantir les performances à long terme du produit final.<br />Pour cela il est nécessaire de caractériser et modéliser les différents mécanismes de défaillance au niveau du<br />transistor MOSFET. Ce travail de thèse porte spécifiquement sur les mécanismes de dégradation de type «<br />Negative Bias Temperature Instability» communément appelé NBTI.<br />Basé sur la génération d'états d'interface, la génération de charges fixes et de piégeage de trous dans l'oxyde, le<br />modèle de dégradation proposé permet de prédire les accélérations en température et en champ électrique,<br />d'anticiper les phénomènes de relaxation, tout en restant cohérent avec les caractères intrinsèques de chaque<br />défauts et les modifications des matériaux utilisés.<br />Ce travail de thèse ouvre le champ à de nouvelles techniques d'analyse basées sur l'optimisation des méthodes<br />de tests et d'extraction de paramètres dans les oxydes ultra minces en évitant les phénomènes de relaxation qui<br />rendent caduques les techniques conventionnelles. Ainsi, une nouvelle technique dite « à la volée » a été<br />développée, et permet d'associer à la fois la mesure et le stress accéléré à l'aide de trains d'impulsions<br />appropriés.<br />Finalement, une nouvelle méthodologie est développée pour tenir compte des conditions réelles de<br />fonctionnement des transistors, et une approche novatrice de compensation du NBTI est proposée pour des<br />circuits numériques et analogiques.