Thèse doctorat : Dispositifs de l'Electronique Intégrée : Villeurbanne, INSA : 2006. / Titre provenant de l'écran-titre. Bibliogr. p. [205]-216. Glossaire.

Thèse doctorat : Dispositifs de l'Electronique Intégrée : Villeurbanne, INSA : 2005. / Contient 1 glossaire. Titre provenant de l'écran-titre. Bibliogr. p. 210-223.

Thèse doctorat : Génie Electrique : Villeurbanne, INSA : 2008. / Titre provenant de l'écran-titre. Bibliogr. à la fin de chaque chapitre.

Ce travail de thèse a porté sur la réalisation d'un capteur d'espèces biologiques en solution à partir de réseaux organisés de nanofils de silicium opérant sur le mode d'un transistor à effet de champ à "grille biologique". Cette nouvelle génération de biocapteurs vise à être intégrée dans des systèmes de détection ultrasensibles et compacts destinés à des applications médicales et militaires. Nous proposons la réalisation des transistors à nanofils de silicium suivant une approche dite "top-down". Cette méthode, qui consiste à graver les nanofils dans une couche mince de silicium, permet un contrôle précis de leur positionnement, contrairement à l'approche "bottom-up", qui utilise des nanofils obtenus par croissance CVD. Ceci permet l'obtention de transistors aux caractéristiques électriques reproductibles et facilite leur intégration. La première partie de nos travaux a ainsi concerné le design et la fabrication de transistors à nanofils de silicium suivant une approche top-down. Ce travail de développement technologique a permis la réalisation de composants que nous avons caractérisés à sec puis adaptés à un fonctionnement en milieu liquide. La seconde partie de nos travaux a porté sur la réalisation de mesures en solution. La validation du fonctionnement de notre transistor en mode capteur a été démontrée par le suivi de variations de pH. Notre étude a ensuite eu pour objet la mise en valeur de l'ensemble des paramètres influençant les performances du capteur (choix de la tension de grille, de la force ionique, influence de la microfluidique, ...), la compréhension de ces facteurs étant indispensable à la réalisation de mesures biologiques fiables.

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Avec l'émergence d'applications millimétriques telles que le radar automobile ou le WHDMI, la fiabilité est devenue un enjeu extrêmement important pour l'industrie. Dans un émetteur/récepteur radio, les problèmes de fiabilité concernent principalement les transistors MOS intégrés dans les amplificateurs de puissance, compte-tenu des niveaux relativement élevé des puissances. Ces composants sont susceptibles de se détériorer fortement par le phénomène de l'injection de porteurs chauds impactant lourdement les performances des amplificateurs. Ce travail de thèse concerne la conception et l'étude de la fiabilité des amplificateurs de puissance fonctionnant aux fréquences millimétriques en technologies CMOS avancées. Le mémoire est articulé autour de quatre chapitres. Les deux premiers chapitres concernent l'étude, la conception, la modélisation et la caractérisation des éléments actifs et passifs intégrés sur silicium et utilisés pour réaliser des amplificateurs de puissance aux fréquences millimétriques. Le troisième chapitre décrit les trois amplificateurs de puissance conçus et réalisés pour les tests de fiabilité. Enfin, le dernier chapitre propose une étude complète de la fiabilité de ces circuits jusqu'au calcul de leur temps de vie.

This dissertation summarises my research activities in the field of Ion Implantation-Induced extended defects and of their impact on the properties of Ultra-Shallow source/drain junctions (USJs) in miniaturized MOS transistors. The most common method for the fabrication of source/drain regions consists in the localized doping of the substrate material by ion implantation, followed by thermal annealing to achieve electrical activation. The major problem related to the use of ion implantation is the formation of various defect types resulting from the precipitation of the large amounts of interstitials and vacancies generated during the implantation process and their interaction with dopant atoms during annealing. The various complex interactions between the defects and the implanted dopants are at the origin of the diffusion and activation anomalies that represent the major obstacles to the fabrication of USJs satisfying the ITRS requirements. The main results of my work will be presented in three parts. The first part is dedicated to the fundamental studies on the formation and evolution of implant-induced defects and on their impact on transient enhanced diffusion (TED). These studies contributed (i) to provide a unified description of implantation-induced defect evolution, explaining why, depending on the implant and annealing conditions, a given defect type is formed, dissolves during annealing or transforms into a larger defect with different crystallographic characteristics and (ii) to improve the existing models by extending them to all defect families, including a correct TED dependence on the defects' size distributions. In the second part, I will focus on the defect-dopant interactions causing dopant activation anomalies, due to their impact on the active dose and is some cases, also on the carrier mobility. In the case of p+-n junctions formed by Boron implantation, these anomalies are due to the formation of small Boron-Interstitial Clusters (BICs), which will be at the centre of all the studies presented in this part. Other investigated defect-dopant interactions include the formation of Fluorine-related Si interstitial traps, used to reduce both B Transient Enhanced Diffusion and dopant deactivation, and the dopant trapping by implantation-induced defects. The progressive introduction of advanced processes and materials in the semiconductor industry during the last decade raised some specific questions related to the fabrication of USJs, including the formation of implant-induced defects during ultra-fast annealing, their evolution in the presence of the buried Si-SIO2 interface in SOI materials or the Boron activation stability in Germanium. We will address these issues in the third part of this presentation. Due to the increased difficulties to maintain the MOS miniaturization pace (as well as to the approaching of its physical limits), the general context of the MOS-related research domain has largely evolved over the last years. On the one hand, the continuous optimisation of advanced doping and annealing schemes for the fabrication of USJs will therefore have to deal with the increasingly important requirement of reducing power consumption in future device generations. On the other hand, the years 2000s have seen the emergence of the so-called "More-than-More" domain, consisting in the addition of novel functionalities to electronic devices based on (or derived from) Silicon MOS technology. The perspectives of my research activity within this "extended-CMOS" context will finally be presented at the end of the presentation.

Ces dernières années ont vu l'émergence d'un nouveaux concept dans le domaine de la microélectronique pour répondre aux besoins grandissant en termes de performances et taille des puces et trouver une alternative au loi de Moore et de More than Moore qui atteignent leur limites. Il s'agit de l'intégration tridimensionnelle des circuits intégrés. Cette innovation de rupture repose sur l'empilement de puces aux fonctionnalités différentes et la transmission des signaux au travers des substrats de silicium via des TSV (via traversant le silicium). Très prometteurs en termes de bande passante et de puissance consommée devant les circuits 2D, les circuits intégrés 3D permettent aussi d'avoir des facteurs de forme plus agressifs. Des points clés par rapport aux applications en vogue sur le marché (téléphonie, appareils numériques) Un prototype nommé Wide I/O DRAM réalisé à ST et au Leti a démontré ses performances face à une puce classique POP (Package on Package), avec une bande passante multipliée par huit et une consommation divisée par deux. Cependant, l'intégration de plus en plus poussée, combinée à la montée en fréquence des circuits, soulève les problèmes des diaphonies entre les interconnexions TSV et les circuits intégrés, qui se manifestent par des perturbations dans le substrat. Ces TSV doivent pouvoir véhiculer des signaux agressifs sans perturber le fonctionnement de blocs logiques ou analogiques situés à proximité, sensibles aux perturbations substrat. Cette thèse a pour objectif d'évaluer ces niveaux de diaphonies sur une large gamme de fréquence (jusqu'à 40 GHz) entre le TSV et les transistors et d'apporter des solutions potentielles pour les réduire. Elle repose sur de la conception de structure de test 3D, leur caractérisation, la modélisation des mécanismes de couplage, et des simulations.

Afin de réaliser correctement leur fonction, certains blocs analogiques ou numériques comme les miroirs de courant ou les SRAM, nécessitent des paires de transistors MOS électriquement identiques. Cependant, les dispositifs sur silicium, même appariés, subissent des variations locales aléatoires ce qui fait varier leurs performances électriques. Ce phénomène est connu sous le nom désappariement. L'objectif de cette thèse est de comprendre les causes physiques de ce désappariement, de le quantifier et de proposer des solutions pour le réduire. Dans ce contexte, quatre thèmes principaux sont développés. Le premier thème se focalise sur l'optimisation des méthodologies de mesures des phénomènes de désappariement. Une nouvelle méthode de mesure du désappariement de Vt et de β ainsi qu'un nouveau modèle de désappariement de ID sont proposés, analysés et appliqués à des données mesurées sur des technologies 28nm Bulk et FD SOI. Le second thème se concentre sur la caractérisation des différentes configurations de transistor MOS afin de proposer l'architecture optimale en fonction des applications visées. Ainsi, la possibilité de remplacer le LDEMOS par une configuration cascode est analysée en détail. Le troisième thème se focalise sur l'analyse et la modélisation des phénomènes de désappariement des transistors MOS avancés. Trois aspects sont analysés : 1) l'introduction du Ge dans le canal P des technologies 28nm BULK, 2) la suppression de la contribution de la grille sur le désappariement de Vt en utilisant la technologie 20 nm métal-Gate-Last 3) un descriptif des principaux contributeurs au désappariement de Vt, β et ID dans les technologies 28 et 14nm FD SOI. Le dernier thème traite du comportement du désappariement des transistors MOS après vieillissement. Un vieillissement NBTI a été appliqué sur des PMOS de la technologie 28nm FD SOI. Des modèles de comportement de Vt et de β en fonction du nombre de charges fixes ou d'états d'interfaces induits à l'interface Si/SiO2 ou dans l'oxyde sont proposés et analysés. / For correct operation, certain analog and digital circuits, such as current mirrors or SRAM, require pairs of MOS transistors that are electrically identical. Real devices, however, suffer from random local variations in the electrical parameters, a problem referred to as mismatch. The aim of this thesis is to understand the physical causes of mismatch, to quantify this phenomenon, and to propose solutions that enable to reduce its effects. In this context, four major areas are treated. The first one focuses on the optimization of mismatch measurement methodologies. A new technique for the measurement of Vt and β mismatch and an ID mismatch model are proposed, analyzed and applied to experimental data for 28 nm Bulk and FD SOI technologies. The second area focuses on the characterization of different configurations of MOS transistors in order to propose design architectures that are optimized for certain applications. Specifically, the possibility of replacing LDEMOS with transistors in cascode configuration is analyzed. The third area focuses on the analysis and modeling of mismatch phenomena in advanced Bulk and SOI transistors. Three aspects are analyzed: 1) the impact of the introduction of germanium in P channel of 28nm BULK transistors; 2) the elimination of the metal gate contribution to Vt mismatch by using 20nm Gate-last Bulk technology; 3) a descriptive study of the principal contributions to Vt, β and ID mismatch in 28 and 14 nm FD SOI technologies. The last area treats the mismatch trends with transistor aging. NBTI stress tests were applied to PMOS 28nm FD SOI transistors. Models of the Vt and β mismatch trends as a function of the induced interface traps and fixed charges at the Si/SiO2 interface and in the oxide were developed and discussed.

Les travaux présentés dans ce manuscrit sont axés sur le développement et la caractérisation de modules technologiques sur semiconducteurs à large bande interdite à base de nitrure de gallium (GaN), pour la réalisation de transistors et de cathodes froides. Ils ont été réalisés au sein du laboratoire III-V lab, commun aux entités : Alcatel - Thales - CEA Leti. Notre projet de recherche a bénéficié d'un soutien financier assuré par Thales Electron Devices (TED) et l'Agence Nationale de la Recherche ( ANR ). Concernant les transistors HEMT III-N, nos investigations se sont focalisées sur le développement des parties actives des transistors, incluant principalement la structuration des électrodes de grilles, l'étude de la passivation des grilles métalliques, ainsi que l'étude de diélectriques de grille pour la réalisation de structures MIS-HEMT.Les transistors MOS-HEMT « Normally-off » réalisés présentent des performances comparables à l'état de l'art, avec une densité de courant de drain maximum comprise entre 270 mA et 400 mA / mm, un ratio ION / IOFF > 1100, et des tensions de claquage > 200V. Les tensions de seuil sont comprises entre + 1,8 V et + 4 V. Nos contributions au développement des cathodes froides ont permis de démontrer une première émission dans le vide à partir de cathodes GaN, avec une densité de courant maximale de 300 µA / cm2 pour une tension de polarisation de 40 V / The results presented in this manuscript relate to technological developments and device processing on wide bandgap III-N semiconductor materials. They have been focused on III-N HEMT transistors and GaN cold cathodes. They have been realised within the III-V lab, which is a common entity between: Alcatel - Thales - CEA Leti. They have been financially supported by Thales Electron Devices company (TED) and the French National Research Agency ( ANR ). Regarding III-N HEMTs, our investigations have been focused on the development of device gate processing, which includes : the structuration of gate electrodes, the study of device passivation, and the realization of Metal-Insulator-Semiconductor High Mobility Electron Transistors ( MIS-HEMTs ). The “ Normally-off ” MOS-HEMT structures we have realized exhibit performances comparable to the state of the art, with a maximum drain current density between 270 and 400 mA / mm, a ION / IOFF ratio > 1.100, and a breakdown voltage > 200V. The threshold voltage values range between + 1,8 V and + 4V. We have also been able to demonstrate prototype GaN cold cathodes providing a maximum current density of 300 µA / cm2, emitted in vacuum for a bias voltage around 40 V