La résistivité et la fiabilité du cuivre dans les interconnexions des circuits intégrés pour les générations 90 nm – 32 nm ont été étudiées. Le contexte, la réalisation des interconnexions et les outils de caractérisations utilisés sont présentés dans une première partie. Dans une seconde partie, l'augmentation de résistivité observée en diminuant la largeur des lignes de cuivre est décrite à l'aide du modèle de Mayadas. Ce phénomène est dû à la diffusion des électrons sur les défauts du cristal (joints de grains, parois extérieures, impuretés). La résistivité des lignes de dimensions décananométriques, mesurée à l'aide d'une méthode électrique, confirme que cette augmentation est en accord avec la modélisation retenue. Dans une dernière partie, l'électromigration du cuivre qui est un déplacement de matière sous l'effet d'un flux d'électrons, a été évaluée. L'impact de l'utilisation de nouveaux matériaux (diélectrique poreux, barrière de diffusion CVD TiN et ALD TaN, alliage de cuivre-aluminium, barrières supérieures métalliques) a été estimé. De nouvelles caractérisations physiques (expériences d'électromigration in situ sous MEB et analyse de texture par EBSD) ont été développées pour corréler localement la structure cristalline du métal et les mécanismes de cavitation par électromigration. Les résultats majeurs ont montré l'importance du confinement du cuivre pour améliorer les durées de vie ainsi que les risques associés à la réduction des épaisseurs de barrière. Les résultats expérimentaux les plus prometteurs ont été obtenus avec les barrières métalliques où les caractéristiques d'électromigration semblent proches de celles attendues pour un matériau massif.

L'enjeu de l'électronique moléculaire est la connexion de la molécule à un dispositif macroscopique. Le but de cette thèse est d'étudier le transport électronique dans des nanocassures métalliques, structures d'accueil de molécules, puis d'y insérer une molécule pour réaliser un transistor moléculaire. Connaître les propriétés de transport de la structure d'accueil est un point clé pour la fabrication du transistor moléculaire et la compréhension de ses propriétés électroniques. Les nanocassures sont obtenues par électromigration d'un nanofil d'or. Une forte densité de courant entraine le déplacement des atomes d'or et provoque la rupture du nanofil. Le processus d'électromigration contrôlée développé lors de cette thèse est effectué à température ambiante, et permet de limiter les déplacements atomiques afin d'obtenir des coupures de taille nanométrique. L'échantillon est immédiatement refroidi à 4K pour limiter tous processus diffusifs dégradant la nanocassure formée, et il est caractérisé électriquement. L'ajustement des courbes I-V par un modèle tunnel donne les travaux de sortie des électrodes et la distance inter-électrodes, distance à comparer avec la taille de la molécule. La courbe I-V permet aussi de détecter la présence d'agrégats métalliques piégés entre les électrodes lors de l'électromigration. La dernière étape de la réalisation d'un transistor moléculaire est le dépôt de la molécule. Ce dépôt est effectué in-situ à 4K, sous vide, par sublimation d'une poudre de C60 par effet Joule. Les premiers tests montrent qu'il est possible d'obtenir un tapis de molécules sans dégrader les nanocassures.

Depuis plus de 50 ans, l'industrie de la microélectronique ne cesse d'évoluer afin de répondre à la demande d'augmentation des performances ainsi que des fonctionnalités des composants, tout en diminuant les tailles et les prix des produits. Cela est obtenu à ce jour principalement par la réduction des dimensions des composants électroniques. Cependant les dimensions actuelles des transistors atteignent une limitation physique et de nombreux effets parasites émergent. Il devient évident que dans un avenir très proche cet axe de développement ne sera plus envisageable. L'intégration tridimensionnelle apparaît alors comme une solution très prometteuse face à cette problématique de miniaturisation. Cette architecture permet la réalisation de composants plus performants tout en augmentant les fonctionnalités de ces derniers. Son concept consiste à empiler différents circuits de natures éventuellement différentes puis de les interconnecter électriquement à l'aide de connexions verticales. Le collage direct métallique permet en ce sens d'assembler mécaniquement et électriquement deux circuits l'un sur l'autre. Le but de ce travail de thèse est d'étudier le comportement électrique du procédé de collage direct métallique avant de l'intégrer dans un composant actif. On retrouve dans la première partie de ces travaux, la description du jeu de masque ainsi que les intégrations technologiques utilisées, pour réaliser les démonstrateurs 3D permettant les différentes caractérisations électriques de ces interconnexions métalliques. L'évolution de la résistance spécifique de l'interface de collage a été investiguée en fonction de la température de recuit. Puis, la fiabilité électrique de ces interconnexions a été étudiée en analysant leurs comportements face aux risques de dégradation induits par électromigration ou sous contrainte thermique. Des études physico-chimiques ont permis d'analyser les défaillances et de proposer des mécanismes. Pour finir, dans une dernière partie, les étapes technologiques nécessaires à une intégration 3D haute densité type puce à plaque ont été développées et caractérisées.

Les assemblages PoP pour " Package on Package " permettent d'augmenter fortement la densité d'intégration des circuits et systèmes microélectroniques, par superposition de plusieurs éléments semi-conducteurs actifs. Les interconnexions internes de ces systèmes sont alors soumises à des contraintes jamais atteintes. Nous avons pu identifier, caractériser, modéliser et simuler les mécanismes de défaillance potentiels propres à ces assemblages, et leur évolution : * Les gauchissements dans la phase d'assemblage du " PoP " et ses contraintes thermomécaniques sont plus importants que ceux de chacun des composants individuels. Un modèle analytique original a été construit et mis en ligne afin d'évaluer a priori ce gauchissement. * Les comportements hygroscopiques et hygromécaniques sont simulés et mesurés par une approche originale. L'assemblage " PoP " absorbe plus d'humidité que la somme des deux composants individuels, mais son gauchissement hygromécanique et ses contraintes hygromécaniques sont moins élevées. * Deux types d'essais de vieillissement accéléré sont réalisés pour étudier la fiabilité du " PoP " assemblé sur circuit imprimé : des cycles thermiques et des tests sous fort courant et température élevée. Dans ces deux types d'essais, l'assemblage d'un composant " top " sur un autre composant " bottom " pour former un PoP augmente les risques de défaillances. * L'évolution de la microstructure selon le type de vieillissement est comparée par des analyses physiques et physico-chimiques. Les fissures sont toujours situées dans l'interface substrat/billes, qui correspond aux zones critiques prédites par les simulations.

Les assemblages PoP pour « Package on Package » permettent d’augmenter fortement la densité d’intégration des circuits et systèmes microélectroniques, par superposition de plusieurs éléments semi-conducteurs actifs. Les interconnexions internes de ces systèmes sont alors soumises à des contraintes jamais atteintes. Nous avons pu identifier, caractériser, modéliser et simuler les mécanismes de défaillance potentiels propres à ces assemblages, et leur évolution : • Les gauchissements dans la phase d’assemblage du « PoP » et ses contraintes thermomécaniques sont plus importants que ceux de chacun des composants individuels. Un modèle analytique original a été construit et mis en ligne afin d’évaluer a priori ce gauchissement. • Les comportements hygroscopiques et hygromécaniques sont simulés et mesurés par une approche originale. L’assemblage « PoP » absorbe plus d’humidité que la somme des deux composants individuels, mais son gauchissement hygromécanique et ses contraintes hygromécaniques sont moins élevées. • Deux types d’essais de vieillissement accéléré sont réalisés pour étudier la fiabilité du « PoP » assemblé sur circuit imprimé : des cycles thermiques et des tests sous fort courant et température élevée. Dans ces deux types d’essais, l’assemblage d’un composant « top » sur un autre composant « bottom » pour former un PoP augmente les risques de défaillances. • L’évolution de la microstructure selon le type de vieillissement est comparée par des analyses physiques et physico-chimiques. Les fissures sont toujours situées dans l’interface substrat/billes, qui correspond aux zones critiques prédites par les simulations. / The assemblies PoP (Package on Package) can greatly increase the integration density of microelectronic circuits and systems, by vertically combining discrete semiconductor elements. The interconnections of these systems suffer the stresses never reached before. We were able to identify, characterize, model and simulate the potential failure mechanisms of these assemblies and their evolution: • The warpage in the assembly phase and thermomechanical stress of "PoP" are more serious than the individual components. An original analytical model has been built and put online for pre-estimating this warpage. • The hygroscopic and hygromechanical behaviors are simulated and measured by an original method. The assembly "PoP" absorbs more moisture than the sum of the individual components, but its hygromechanical warpage and stress are smaller. • Two types of accelerated aging tests are performed to study the reliability of "PoP" at the board level: the thermal cycling and the testing under current and temperature. In both types of tests, assembly a component "top" on another component "bottom" to form a “PoP” increases the risk of failure. • The microstructure evolution depending on the type of aging is compared by the physical and physico-chemical analysis. The cracks are always located in the interface substrate/balls, which corresponds to the critical areas predicted by the simulations.

L'intégration 3D, mode de conception par empilement des puces, vise à la fois la densification des systèmes et la diversification des fonctions. La réduction des dimensions des interconnexions 3D et l'augmentation de la densité de courant accroissent les risques liés à l'électromigration. Une connaissance précise de ce phénomène est requise pour développer un modèle numérique prédictif de la défaillance et ainsi anticiper les difficultés dès le stade de la conception des technologies. Une méthode inédite d'observation in operando dans un MEB de l'endommagement par électromigration des interconnexions 3D est conçue. La structure d'étude avec des vias traversant le silicium (TSV) « haute densité » est testée à 350 °C avec une densité de courant injectée de l'ordre de 1 MA/cm², et simultanément caractérisée. La réalisation régulière de micrographies informe sur la nucléation des cavités, forcée dans la ligne de cuivre au-dessus des TSV, et sur le scénario de leur évolution. La formation d'ilots et la guérison des cavités sont également observées au cours des essais (quelques dizaines à centaines d'heures). Une relation claire est établie entre l'évolution des cavités et celle de la résistance électrique du dispositif. Les différents essais, complétés par des analyses post-mortem (FIB-SEM, EBSD, MET) démontrent l'impact de la microstructure sur le mécanisme de déplétion. Les joints de grains sont des lieux préférentiels de nucléation et influencent l'évolution des cavités. Un effet probable de la taille des grains et de leur orientation cristalline est également révélé. Enfin, l'étude se consacre à l'implémentation d'un modèle multiphysique dans un code éléments finis de la phase de nucléation des cavités. Ce modèle est constitué des principaux termes de gestion de la migration. / 3D integration, conception mode of chips stacking, aims at both systems densification and functions diversification. The downsizing of 3D interconnects dimensions and the increase of current density rise the hazard related to electromigration. An accurate knowledge of the phenomenon is required to develop a predictive modeling of the failure in order to anticipate the difficulties as soon as the stage of technologies conception. Thus, a hitherto unseen SEM in operando observation method is devised. The test structure with “high density” through silicon vias (TSV) is tested at 350 °C with an injected current density of about 1 MA/cm², and simultaneously characterized. Regular shots of micrographs inform about the voids nucleation, forced in copper lines above the TSV, and about the scenario of their evolution. Islets formation and voids curing are also observed during the tens to hundreds hours of tests. A clear relation is established between voids evolution and the one of the electrical resistance. The different tests, completed by post-mortem analyses (FIB-SEM, EBSD, TEM), demonstrate the impact of microstructure on the depletion mechanism. Grains boundaries are preferential voids nucleation sites and influence the voids evolution. A probable effect of grains size and crystallographic orientation is revealed. Finally, the study focuses on the implementation of a multiphysics modeling in a finite elements code of the voids nucleation phase. This modeling is constituted of the main terms of the migration management.

Avec l'émergence d'applications millimétriques telles que le radar automobile ou le WHDMI, la fiabilité est devenue un enjeu extrêmement important pour l'industrie. Dans un émetteur/récepteur radio, les problèmes de fiabilité concernent principalement les transistors MOS intégrés dans les amplificateurs de puissance, compte-tenu des niveaux relativement élevé des puissances. Ces composants sont susceptibles de se détériorer fortement par le phénomène de l'injection de porteurs chauds impactant lourdement les performances des amplificateurs. Ce travail de thèse concerne la conception et l'étude de la fiabilité des amplificateurs de puissance fonctionnant aux fréquences millimétriques en technologies CMOS avancées. Le mémoire est articulé autour de quatre chapitres. Les deux premiers chapitres concernent l'étude, la conception, la modélisation et la caractérisation des éléments actifs et passifs intégrés sur silicium et utilisés pour réaliser des amplificateurs de puissance aux fréquences millimétriques. Le troisième chapitre décrit les trois amplificateurs de puissance conçus et réalisés pour les tests de fiabilité. Enfin, le dernier chapitre propose une étude complète de la fiabilité de ces circuits jusqu'au calcul de leur temps de vie.

Ce travail constitue une contribution à l'étude de la synergie entre le vieillissement accéléré et l'évolution de la robustesse aux évènements singuliers pour les technologies MOS avancées. Ce manuscrit expose le travail fait autour de la Caractérisations des mécanismes de dégradation NBTI, HCI, TDDB et Electromigration sur les structures de tests conçues dans le véhicule de test NANOSPACE en technologie CMOS LP 65 nm. Il décrit aussi l'évaluation de la robustesse face aux évènements singuliers après un vieillissement de type NBTI sur les chaines de portes logiques (inverseurs, NOR, bascules D). Cette dernière partie nous a permis de démontrer que le vieillissement de type NBTI améliore la robustesse face aux SET dans ce cas d'étude.

Les travaux de cette thèse consistent à étudier le phénomène de rectification optique au sein de dispositifs plasmo-électroniques. L’adressage optique de ces composants, de taille extrêmement réduite et présentant un temps de réponse ultra-rapide, induit une conversion du champ incident en un courant statique mesurable. L’intégration monolithique d’éléments plasmoniques et électroniques requiert une connaissance détaillée des mécanismes de transport thermique et électrique à l’échelle du nanomètre. Ces travaux visent donc également à discuter l’ensemble des effets thermiques inhérents à l’excitation optique de ces dispositifs connectés dans le but d’identifier les différentes contributions entrant en jeu dans la génération d’un courant photo-assisté. / The work described in this manuscrit consists in studying the optical rectification within plasmo-electronic devices. These ultra-compact optically adressed components with an ultra-fast time response induces a conversion of the incident field into a static current. The monolithically-integrated electronically optical antenna requires a detailed knowledge of nanoscale thermal and electrical transport mechanisms. This work also aims to discuss all thermal effects inherent in the optical excitation of these connected devices, in order to identify the different contributions in the generation of a photo-assisted current.

Depuis plus de 50 ans, l’industrie de la microélectronique ne cesse d’évoluer afin de répondre à la demande d’augmentation des performances ainsi que des fonctionnalités des composants, tout en diminuant les tailles et les prix des produits. Cela est obtenu à ce jour principalement par la réduction des dimensions des composants électroniques. Cependant les dimensions actuelles des transistors atteignent une limitation physique et de nombreux effets parasites émergent. Il devient évident que dans un avenir très proche cet axe de développement ne sera plus envisageable. L’intégration tridimensionnelle apparaît alors comme une solution très prometteuse face à cette problématique de miniaturisation. Cette architecture permet la réalisation de composants plus performants tout en augmentant les fonctionnalités de ces derniers. Son concept consiste à empiler différents circuits de natures éventuellement différentes puis de les interconnecter électriquement à l’aide de connexions verticales. Le collage direct métallique permet en ce sens d’assembler mécaniquement et électriquement deux circuits l’un sur l’autre. Le but de ce travail de thèse est d’étudier le comportement électrique du procédé de collage direct métallique avant de l’intégrer dans un composant actif. On retrouve dans la première partie de ces travaux, la description du jeu de masque ainsi que les intégrations technologiques utilisées, pour réaliser les démonstrateurs 3D permettant les différentes caractérisations électriques de ces interconnexions métalliques. L’évolution de la résistance spécifique de l’interface de collage a été investiguée en fonction de la température de recuit. Puis, la fiabilité électrique de ces interconnexions a été étudiée en analysant leurs comportements face aux risques de dégradation induits par électromigration ou sous contrainte thermique. Des études physico-chimiques ont permis d’analyser les défaillances et de proposer des mécanismes. Pour finir, dans une dernière partie, les étapes technologiques nécessaires à une intégration 3D haute densité type puce à plaque ont été développées et caractérisées. / During 50 years, semiconductor technology has been evolving in exponential rates in both productivity and performance. By following a steady technological path that consists in scaling down transistors and increasing electronic components density, the semiconductor industry was able to meet the increasing demand in high performance, low power consumption and low cost devices. However by constantly shrinking devices geometries and increasing functionalities, semiconductor industry is facing physical limitations in addition to more and more overwhelming parasitic effects. Since further miniaturisation would be made impossible in a near future, 3D integration appears as a promising approach to go beyond planar integration possibilities. This approach allows high performances and various functionalities compounds achievements. 3D integration consists on various chips stacking with vertical and electrical interconnects. The metallic direct bonding offers strong mechanical bond with a good electrical conductivity between the two bonded circuits. In this work, electrical behaviours of bonded devices achieved by direct bonding are studied. First, the various structures layout used in this study and the process flow integration for the 3D demonstrator are described. Then, electrical characterization of metallic interconnects are performed. Measurements and results are reported and discussed concerning the study of resistance evolution of the bonding interface during anneal. And the investigation of the bonded devices behaviours facing the risk of reliability issues on Cu-Cu direct bonded interconnects are achieved by addressing electromigration items and several thermal stress tests as stress voiding or thermal cycling. Finally, physical characterizations enabled failure mechanisms analysis and identification. technological steps required for a chip to wafer integration using direct bonding process has been developed and studied during this work. Results are given at the end of this report.