Ces dernières années ont vu l'émergence d'un nouveaux concept dans le domaine de la microélectronique pour répondre aux besoins grandissant en termes de performances et taille des puces et trouver une alternative au loi de Moore et de More than Moore qui atteignent leur limites. Il s'agit de l'intégration tridimensionnelle des circuits intégrés. Cette innovation de rupture repose sur l'empilement de puces aux fonctionnalités différentes et la transmission des signaux au travers des substrats de silicium via des TSV (via traversant le silicium). Très prometteurs en termes de bande passante et de puissance consommée devant les circuits 2D, les circuits intégrés 3D permettent aussi d'avoir des facteurs de forme plus agressifs. Des points clés par rapport aux applications en vogue sur le marché (téléphonie, appareils numériques) Un prototype nommé Wide I/O DRAM réalisé à ST et au Leti a démontré ses performances face à une puce classique POP (Package on Package), avec une bande passante multipliée par huit et une consommation divisée par deux. Cependant, l'intégration de plus en plus poussée, combinée à la montée en fréquence des circuits, soulève les problèmes des diaphonies entre les interconnexions TSV et les circuits intégrés, qui se manifestent par des perturbations dans le substrat. Ces TSV doivent pouvoir véhiculer des signaux agressifs sans perturber le fonctionnement de blocs logiques ou analogiques situés à proximité, sensibles aux perturbations substrat. Cette thèse a pour objectif d'évaluer ces niveaux de diaphonies sur une large gamme de fréquence (jusqu'à 40 GHz) entre le TSV et les transistors et d'apporter des solutions potentielles pour les réduire. Elle repose sur de la conception de structure de test 3D, leur caractérisation, la modélisation des mécanismes de couplage, et des simulations.

Ces dernières années ont vu l'émergence d'un nouveaux concept dans le domaine de la microélectronique pour répondre aux besoins grandissant en termes de performances et taille des puces et trouver une alternative au loi de Moore et de More than Moore qui atteignent leur limites. Il s'agit de l'intégration tridimensionnelle des circuits intégrés. Cette innovation de rupture repose sur l'empilement de puces aux fonctionnalités différentes et la transmission des signaux au travers des substrats de silicium via des TSV (via traversant le silicium). Très prometteurs en termes de bande passante et de puissance consommée devant les circuits 2D, les circuits intégrés 3D permettent aussi d'avoir des facteurs de forme plus agressifs. Des points clés par rapport aux applications en vogue sur le marché (téléphonie, appareils numériques) Un prototype nommé Wide I/O DRAM réalisé à ST et au Leti a démontré ses performances face à une puce classique POP (Package on Package), avec une bande passante multipliée par huit et une consommation divisée par deux. Cependant, l'intégration de plus en plus poussée, combinée à la montée en fréquence des circuits, soulève les problèmes des diaphonies entre les interconnexions TSV et les circuits intégrés, qui se manifestent par des perturbations dans le substrat. Ces TSV doivent pouvoir véhiculer des signaux agressifs sans perturber le fonctionnement de blocs logiques ou analogiques situés à proximité, sensibles aux perturbations substrat. Cette thèse a pour objectif d'évaluer ces niveaux de diaphonies sur une large gamme de fréquence (jusqu'à 40 GHz) entre le TSV et les transistors et d'apporter des solutions potentielles pour les réduire. Elle repose sur de la conception de structure de test 3D, leur caractérisation, la modélisation des mécanismes de couplage, et des simulations. / To improve performances of integrated circuits and decrease the technology cost, designers follow “Moore's law” and “Moore than Moore law”, respectively consisting in increasing the transistor density and integrating heterogeneous circuits. This two challenges to overcome leads to a new one: the improvement of the interconnect density. In 2D circuits, the pitch of the pads is still inaccurate compared to the strong component density. Wire bonding and bumps connecting the different chips (Processor, Memory, Logic…) are long and big, leading to RC delays, losses and electrical coupling. 3D integration is a promising strategy consisting in optimizing interconnects by processing TSVs, short and high-density-allowed connections crossing the silicon bulk involving an electrically efficient way to connect the chips. To achieve high performance and reliability in 3D IC, new design rules have to be investigated because of the specific electrical, mechanical and thermal constraints for 3D stacks. Works presented focus on the high frequency substrate noise generated by high speed signals transmitted along TSVs and its impact on sensitive circuits, such as Low Noise Amplifiers. This phenomenon is a major concern for 3D circuit design and yet still lack of extraction results due to experimental difficulties in extracting noise values in a complex 3D stack. The aim of the thesis was to characterize the coupling noise between TSV and MOS devices to understand involved phenomena and to propose solutions. To raise these objectives, we studied isolated TSV, coupled TSV, TSV to wells and MOS transistor coupling through multi-physics simulations, modeling, and measurement up to 40GHz according to polarization and frequency. Specific 3D radiofrequency test structures in 4 ports have been designed for experimental characterization.

Les circuits Smart Power, utilisés dans l’industrie automobile, se caractérisent par l’intégration sur une puce des parties de puissance avec des parties analogiques&numériques basse tension. Leur principal point faible vient de la commutation des structures de puissance sur des charges inductives. Celles-ci injectent des courants parasites dans le substrat, pouvant activer des structures bipolaires parasites inhérentes au layout du circuit, menant à une défaillance ou la destruction du circuit intégré.Ces structures parasites ne sont pas actuellement modélisées dans les outils CAO ni simulées par les simulateurs de type SPICE. L'extraction de ces structures à partir du layout et leur intégration dans les outils CAO est l’objectif du projet européen AUTOMICS, dans le cadre duquel cette thèse a été réalisée.La caractérisation du couplage substrat sur deux cas d’études a permis de valider les modèles théoriques et de les comparer aux simulations utilisant le nouveau modèle de couplage substrat. / Smart Power circuits, used in the automotive industry, are characterized by the integration on one chip of the power parts with low voltage analog and digital parts. Their main weak point comes from the switching of power structures on inductive loads. These inject parasitic currents in the substrate, capable of activating the bipolar parasitic structures inherent in the layout of the circuit, leading to failure or destruction of the integrated circuit.These parasitic structures are not currently integrated into CAD tools nor simulated by SPICE simulators. The extraction of these structures from the layout and their integration into the CAD tools is the objective of the European AUTOMICS project, in which this thesis is carried out.The characterization of the substrate coupling of 2 case study was used to validate theoretical models and compare them to simulations using the new substrate coupling model.

Cette thèse est une étude sur la caractérisation, la modélisation et l’optimisation des effets substrat dans les circuits intégrés, dédies à des applications WLAN.L’objectif de ces travaux de recherche est de développer une nouvelle méthodologie d’extraction qui prenne en compte tous les parasites ; à savoir les modèles RLCK distribués, les effets électromagnétiques, ainsi que le couplage substrat.Les effets substrat ont été optimisés grâce au développement de nouvelles structures d’isolation utilisant des tranches profondes d’isolation (DTI).La prédictibilité des simulations circuits a été améliorée grace à l’introduction d’une nouvelle méthodologie d’extraction, basée sur une approche quasi-statique prenant en compte avec précision la description exacte et complète du procédé BiCMOS ainsi que les pertes dans le substrat, aussi bien diélectriques que résistives.La validité de cette méthodologie a été évaluée en comparant les résultats de simulation avec les mesures sur silicium. La bonne corrélation des résultats démontre la pertinence de cette nouvelle méthodologie. Cette méthode permet de plus, de réduire le « time to maket » grâce à l’optimisation des temps de simulations. / This thesis is about characterization, modelling and optimization of substrate effects in integrated circuits, dedicated to WLAN applications.The objective of this thesis is to develop a new extraction methodology that takes into account all parasites; distributed RLCK models, electromagnetic effects, as well as substrate coupling.Substrate effects have been optimized through the development of a new insulation strategies using deep isolation isolation (DTIs).The circuit predictability has been improved thanks to the development of a new extraction methodology, based on a quasi-static approach taking into account the complete description of the BiCMOS process as well as the substrate loss, both capacitive and resistive effects.The validation of this methodology was evaluated by comparing simulation results with silicon measurements. The good correlation of the obtained results demonstrates the accuracy of this new methodology. This method also makes it possible to reduce the time to market thanks to the optimization of the simulation times.