Active electronically scanned array (AESA) radar systems for military and commercial applications have fueled interest in low-cost, high-performance technologies capable of delivering integrated circuits for transmit-receive (T/R) modules and monolithic radar systems. Silicon-Germanium (SiGe) Heterojunction Bipolar Transistor (HBT) technology has been flagged as a strong candidate for such applications because of its high-speed low-noise devices, high integration capabilities, and relatively low cost. This work investigates integration issues associated with monolithic silicon-germanium radar systems for military (8-12 GHz) and automotive (24 GHz) applications. The design and implementation of critical circuits, such as phase shifters, power amplifiers, up-conversion mixers, down-conversion mixers, and voltage-controlled oscillators will be investigated, along with the system level considerations associated with these components. These building blocks have been fabricated and tested at wafer level, utilizing commercially available SiGe HBT BiCMOS technologies, demonstrating acceptable performance for these applications. Preliminary research into substrate coupling associated with these BiCMOS technologies will also be presented, demonstrating the potential for circuit-to-circuit substrate coupling to occur at these microwave frequencies.

L'acoblament de soroll a través del substrat en circuits integrats mixtos és un important problema que sovint limita les prestacions de la circuiteria analògica. Les característiques d'aquest tipus d'acoblament i els factors que en determinen la importància no són ben compresos, així que calen criteris per tal de triar les millor accions per a resoldre el problema. En els darrers anys s'han proposat algunes tècniques per reduir el soroll de substrat, tot i que no hi ha una idea clara de l'abast de la seva validesa, i de les condicions que calen per a la seva eficàcia. La majoria de l'esforç de recerca que s'ha dedicat a aquest tema s'ha centrat en el desenvolupament de models, que permetin la incorporació del substrat en les eines CAD que s'utilitzen en les fases de simulació dels dissenys. Per tant, aquests resultats de recerca no contribueixen a la comprensió dels aspectes rellevants de l'acoblament.En aquesta tesi doctoral s'ha realitzat un estudi analític i experimental que ha permès determinar les característiques tecnolòiques i de disseny que faciliten l'acoblament vers la circuiteria analògica. S'ha partit d'una caracterització de l'acoblament mitjançant un simulador de dispositius, on s'ha pogut comprovar la importància d'aspectes com el tipus de substrat, la velocitat de commutació dels dispositius, les seves dimensions, o el punt de polarització. La caracterització s'ha realitzat tant per tecnologies CMOS com BiCMOS, i ha estat completada amb mesures sobre estructures de test. Posteriorment s'ha portat a terme un anàlisi de la propagació del soroll en el substrat, amb el que s'han esbrinat les característiques tecnològiques i de polartizació que determinen l'atenuació del soroll. L'anàlisis'ha realizat suposant condicions de polarització ideals, i ha permès determinar el potencial d'algunes mesures per a la minimització de l'acoblament. A continuació s'ha fet una revisió de les diverses tècniques de modelació del substrat, i utilitzant algun dels models s'han pogut realitzar simulacions circuitals per a estudiar l'acoblament en circuits de dimensions realistes, tenint en compte factors com els elements paràsits dels terminals de l'encapsulat, la influència dels pads, o l'estratègia de polarització. Aquest estudi s'ha complementat amb el disseny d'un circuit mixte de test sobre el que s'han fet mesures per a verificar els resultats obtinguts, i corroborar els mecanismes que determinen l'acoblament. La tesi s'ha completat amb una revisió de l'eficàcia d'algunes tècniques específiques per a la reducció del soroll, i amb un estudi de l'evolució en tecnologies futures tant del soroll de commutació a les línies d'alimentació, com del soroll acoblat a través del substrat. / El acoplo de perturbaciones a través del sustrato de silicio en circuitos integrados mixtos representa un importante problema que a menudo limita las prestaciones de la circuiteria analógica. Hay una cierta incomprensión de las características del acoplo i de los factotres que que determinan su importancia, de forma que faltan criterios para implementar técnicas que reduzcan el problema. En los últimos años se han propuesto diversas técnicas para la reducción del ruido de sustrato, aunque no estan claros su rango de validez y las condiciones que se deben cumplir para su eficacia. La mayor parte del esfuerzo investigador realizado en este campo se ha centrado en el desarrollo de modelos que faciliten la incorporación del sustrato a las herramientas CAD utilizadas en la fase de simulación de un circuito. Por tanto, esta investigación no ofrece aportaciones en la comprensión de los aspectos relevantes del fenómeno.En esta tesis doctoral se ha realilzado un estudio analítico y experimental que ha permitido determinar las características tecnológicas y de diseño que facilitan el acoplo sobre la circuitería analógica. Se ha partido de una caracterización del acoplamiento mediante un simulador de dispositivos, donde se ha podido comprovar la importancia de aspectos como el tipo de sustrato, la velocidad de conmutación de los dispositivos, sus dimensiones, o el punto de polarización. La caracterización se ha realizado tanto para estructuras CMOS como BiCMOS, y ha sido completada con medidas sobre estructuras de test. Posteriomente se ha llevado a cabo un análisis de la propagación del ruido en el sustrato, con el que se han determinado las características tecnológicas y de polarización que determinan la atenuación del ruido. El análisis se ha realizado suponiendo condiciones de polarización ideales, y ha permitido determinar el potencial de algunas medidas para la minimización del acoplo. A continuación se ha realizado una revisión de las diversas técnicas de modelación del sustrato, y utilizando alguno de los modelos se han podido realizar simulaciones circuitales para estudiar el acoplo en circuitos de dimensiones realistas, teniendo en cuenta factores como los elementos parásitos de los terminales del encapsulado, la influencia de los pads, o la estrategia de polarización. Este estudio se ha complementado con el diseño de un circuito mixto de test sobre el que se han hecho medidas para verificar los resultados obtenidos, y corroborar los mecanismos que determinan el acoplo. La tesi se ha completado con una revisión de la eficacia de algunas técnicas específicas para la reducción del ruido, y con un estudio de la evolución en tecnologías futuras tanto del ruido de conmutación a través de las líneas de alimentación, como del ruido acoplado a través del sustrato. / Noise coupling through common silicon substrate in mixed-signal circuits is an important problem that often limits the performance of the analog circuitry. The characteristics of this type of coupling and the factors determining its importance are not well understood, so criteria to choose the best actions to solve the problem are needed. Several techniques to reduce substrate noise have been proposed in the last years, although there is no clear idea about their range of validity, and the conditions required for their efficacy. Most of the research effort done in this field has been centered on the development of models, in order to allow the incorporation of substrate in the CAD tools used in simulation design stages. Thus, these research results do not contribute to the understanding of the relevant aspects of coupling.In this thesis an analytic and experimental study has been done, which has allowed determining the technological and design characteristics relevant in the coupling. The study has started with a characterisation of coupling using a device simulator, which has allowed determining the importance of aspects such as substrate type, device switching speed, device dimensions, or their biasing. Characterisation has been done both for CMOS and BiCMOS technologies, and it has been completed with measurements on test structures. Next an analysis of noise propagation through the substrate has been carried out, which has allowed to find out the biasing and technological characteristics that determine noise attenuation. The analysis has been done assuming ideal biasing conditions, and the potentiality of some noise minimisation measures could be determined. Next a review of the different substrate modelling techniques has been done, and some of the models have been used to perform circuit simulations to study coupling in circuits of some complexity, taking into account factors such as package pins parasitics, the influence of the ring of pads, or the biasing strategy. This study has been complemented with the design and measurements of a mixed-signal test circuit, which allowed verification of the results previously obtained, and the coupling mechanism. Finally the thesis is completed with a review of the efficacy of noise-reducing specific techniques, and with the study of the trends of switching noise on power supply lines and substrate for near future technologies.

Ces travaux présentent l'étude de transformateurs par voie acoustique, basés sur la technologie CMUT (Capacitive Micromachined Ultrasonic Transducer ), visant à développer des composants monolithiques assurant l'isolation électrique au sein de la commande des interrupteurs à semi-conducteurs. S'agissant de microsystèmes électromécaniques, les CMUTs offrent des perspectives intéressantes en terme d'intégrabilité monolithique avec les interrupteurs à semi-conducteurs. L'architecture proposée est constituée de deux transducteurs CMUTs de part et d'autre d'un substrat en silicium. Un outil de modélisation a été développé dans le but de prédire le comportement du transformateur. Des protocoles de mesure du rendement des dispositifs fabriqués ont été mis en place permettant une évaluation quantitative des performances des prototypes (un rendement de 32 % est atteint avec une marge de progression à 60 %). L'exploitation du modèle développé, et validé par les résultats de caractérisation, a permis de mettre en évidence les limites et perspectives d'amélioration de ces dispositifs. / This work is a study of CMUT (Capacitive Micromachined Ultrasonic Transduer)based acoustical transformers as a step in the development of insulating components in semiconductor switches control chain. CMUT transducers being electromechanical systems (MEMS), their monolithic integration with semiconductor switches is full of interesting perspectives . The proposed architecture consists of two CMUTs layered on each side of a silicon substrate. A computational tool was designed to predict the behaviour of the transformer. Measurement protocols of the power efficiency of the constructed transformers were set up and allowed to quantify the prototypes' performances (A 32 % efficiency is currently reached, with improvements attainable up to 60 %). Exploring the results of the developed model, validated by bench measurements, allowed to determine the current limits of the transformers as well as perspectives of improvement.

L’industrie automobile est un marché en pleine croissance pour les circuits intégrés de puissance. Les circuits intégrés de puissance sont des systèmes électroniques miniatures qui apportent de nouvelles fonctionnalités aux véhicules. La robustesse et la fiabilité des produits électroniques embarqués dans les véhicules sont des enjeux majeurs. Il arrive pourtant que des défaillances dues au couplage par le bruit de substrat se produisent après la fabrication. L’origine de ce bruit de substrat vient de l’injection de porteurs majoritaires (trous) et minoritaires (électrons). Dans la première partie de cette thèse, nous étudions une nouvelle technique de modélisation proposée par un groupe de recherche à l’EPFL. Cette modélisation permet d’extraire les composants parasites du substrat en tenant compte des porteurs majoritaires et minoritaires. Un outil de CAO (AUTOMICS) a été développé par notre équipe à l’UPMC et est utilisé pour extraire le réseau des composants parasites de substrat s’appuyant sur les modèles de l’EPFL. Dans la deuxième partie de ce travail, nous introduisons une nouvelle méthodologie pour la conception des circuits intégrés de puissance et l’analyse des défaillances avec l’outil AUTOMICS. Nous mettons en évidence les défaillances dues à un couplage par les porteurs minoritaires dans le substrat (électrons). La méthodologie proposée est validée sur un cas d’étude industriel. Ce cas d’étude a été conçu par l’entreprise ams et validé par l’entreprise Valeo. Ce cas d’étude a un problème latch-up. Ce problème n’a pas été identifié par des simulations électriques SPICE classiques. Grâce à notre méthode, nous sommes parvenus à reproduire le phénomène de latch-up dans l’environnement de simulation SPICE. La troisième partie de ce travail présente le fonctionnement et la conception au niveau circuit d’un convertisseur de tension DC-DC. Le circuit a été fabriqué en utilisant la technologie HVCMOS 0.35μm. Nous avons modélisé l’effet du couplage par les courants de substrat entre l’agresseur et la victime et présentons des résultats de simulation cohérents avec les mesures. / Automotive industry is a growing market for smart power integrated circuits (ICs). The smart power ICs miniaturize the electronic systems and improve their functionality for the vehicles. Product robustness and reliability in smart power ICs are vital aspects in automotive applications. However, failures due to substrate noise coupling are still reported in tests after fabrication. The sources of this noise are the injection of majority and minority carriers in the substrate. The majority carriers’ propagation is well modeled, however, the minority carriers’ propagation cannot be modeled by the conventional modeling techniques. In the first part of this work, we explore a new modeling technique proposed by a research group in EPFL. It relies on models that are capable of maintaining the minority carriers’ concentration and gradient. It allows the substrate parasitic extraction taking into account both majority and minority carriers. A CAD tool (AUTOMICS) is developed by our team at UPMC and is used to extract the substrate parasitic network encapsulating the new modeling technique. In the second part of this work, we introduce a new methodology for smart power ICs design and failure analysis using the tool. It focuses on failures due to minority carriers coupling. The proposed methodology is validated on an industrial test case (AUTOCHIP1). This test case was designed in ams and validated by Valeo. This test case suffers from a latch-up problem. This problem is not recognized by conventional simulations. Using our methodology, we manage to reproduce the behavior in simulation environment. The third part of this work presents system and circuit level design for a DC-DC buck converter. This system is considered as a complex system to validate our proposed methodology. The circuit was fabricated using 0.35 µm HVCMOS technology. The high voltage switches serve as aggressors injecting minority carriers in the substrate. An analog sensitive circuit, which is the bandgap, is considered as a victim. The effect of the substrate coupling is studied and simulation results show acceptable consistency with the measurements.

Next generation mobile communication systems require the use of linear RF power amplifier for higher data transmission rates. However, linear RF power amplifiers are inherently inefficient and usually require additional circuits or further system adjustments for better efficiency. This dissertation focuses on the development of new efficiency enhancement schemes for linear RF power amplifiers. The multistage Doherty amplifier technique is proposed to improve the performance of linear RF power amplifiers operated in a low power level. This technique advances the original Doherty amplifier scheme by improving the efficiency at much lower power level. The proposed technique is supported by a new approach in device periphery calculation to reduce AM/AM distortion and a further improvement of linearity by the bias adaptation concept. The device periphery adjustment technique for efficiency enhancement of power amplifier integrated circuits is also proposed in this work. The concept is clearly explained together with its implementation on CMOS and SiGe RF power amplifier designs. Furthermore, linearity improvement technique using the cancellation of nonlinear terms is proposed for the CMOS power amplifier in combination with the efficiency enhancement technique. In addition to the efficiency enhancement of power amplifiers, a scalable large-signal MOSFET model using the modified BSIM3v3 approach is proposed. A new scalable substrate network model is developed to enhance the accuracy of the BSIM3v3 model in RF and microwave applications. The proposed model simplifies the modeling of substrate coupling effects in MOS transistor and provides great accuracy in both small-signal and large-signal performances.

Ces dernières années ont vu l'émergence d'un nouveaux concept dans le domaine de la microélectronique pour répondre aux besoins grandissant en termes de performances et taille des puces et trouver une alternative au loi de Moore et de More than Moore qui atteignent leur limites. Il s'agit de l'intégration tridimensionnelle des circuits intégrés. Cette innovation de rupture repose sur l'empilement de puces aux fonctionnalités différentes et la transmission des signaux au travers des substrats de silicium via des TSV (via traversant le silicium). Très prometteurs en termes de bande passante et de puissance consommée devant les circuits 2D, les circuits intégrés 3D permettent aussi d'avoir des facteurs de forme plus agressifs. Des points clés par rapport aux applications en vogue sur le marché (téléphonie, appareils numériques) Un prototype nommé Wide I/O DRAM réalisé à ST et au Leti a démontré ses performances face à une puce classique POP (Package on Package), avec une bande passante multipliée par huit et une consommation divisée par deux. Cependant, l'intégration de plus en plus poussée, combinée à la montée en fréquence des circuits, soulève les problèmes des diaphonies entre les interconnexions TSV et les circuits intégrés, qui se manifestent par des perturbations dans le substrat. Ces TSV doivent pouvoir véhiculer des signaux agressifs sans perturber le fonctionnement de blocs logiques ou analogiques situés à proximité, sensibles aux perturbations substrat. Cette thèse a pour objectif d'évaluer ces niveaux de diaphonies sur une large gamme de fréquence (jusqu'à 40 GHz) entre le TSV et les transistors et d'apporter des solutions potentielles pour les réduire. Elle repose sur de la conception de structure de test 3D, leur caractérisation, la modélisation des mécanismes de couplage, et des simulations. / To improve performances of integrated circuits and decrease the technology cost, designers follow “Moore's law” and “Moore than Moore law”, respectively consisting in increasing the transistor density and integrating heterogeneous circuits. This two challenges to overcome leads to a new one: the improvement of the interconnect density. In 2D circuits, the pitch of the pads is still inaccurate compared to the strong component density. Wire bonding and bumps connecting the different chips (Processor, Memory, Logic…) are long and big, leading to RC delays, losses and electrical coupling. 3D integration is a promising strategy consisting in optimizing interconnects by processing TSVs, short and high-density-allowed connections crossing the silicon bulk involving an electrically efficient way to connect the chips. To achieve high performance and reliability in 3D IC, new design rules have to be investigated because of the specific electrical, mechanical and thermal constraints for 3D stacks. Works presented focus on the high frequency substrate noise generated by high speed signals transmitted along TSVs and its impact on sensitive circuits, such as Low Noise Amplifiers. This phenomenon is a major concern for 3D circuit design and yet still lack of extraction results due to experimental difficulties in extracting noise values in a complex 3D stack. The aim of the thesis was to characterize the coupling noise between TSV and MOS devices to understand involved phenomena and to propose solutions. To raise these objectives, we studied isolated TSV, coupled TSV, TSV to wells and MOS transistor coupling through multi-physics simulations, modeling, and measurement up to 40GHz according to polarization and frequency. Specific 3D radiofrequency test structures in 4 ports have been designed for experimental characterization.

Les circuits Smart Power, utilisés dans l’industrie automobile, se caractérisent par l’intégration sur une puce des parties de puissance avec des parties analogiques&numériques basse tension. Leur principal point faible vient de la commutation des structures de puissance sur des charges inductives. Celles-ci injectent des courants parasites dans le substrat, pouvant activer des structures bipolaires parasites inhérentes au layout du circuit, menant à une défaillance ou la destruction du circuit intégré.Ces structures parasites ne sont pas actuellement modélisées dans les outils CAO ni simulées par les simulateurs de type SPICE. L'extraction de ces structures à partir du layout et leur intégration dans les outils CAO est l’objectif du projet européen AUTOMICS, dans le cadre duquel cette thèse a été réalisée.La caractérisation du couplage substrat sur deux cas d’études a permis de valider les modèles théoriques et de les comparer aux simulations utilisant le nouveau modèle de couplage substrat. / Smart Power circuits, used in the automotive industry, are characterized by the integration on one chip of the power parts with low voltage analog and digital parts. Their main weak point comes from the switching of power structures on inductive loads. These inject parasitic currents in the substrate, capable of activating the bipolar parasitic structures inherent in the layout of the circuit, leading to failure or destruction of the integrated circuit.These parasitic structures are not currently integrated into CAD tools nor simulated by SPICE simulators. The extraction of these structures from the layout and their integration into the CAD tools is the objective of the European AUTOMICS project, in which this thesis is carried out.The characterization of the substrate coupling of 2 case study was used to validate theoretical models and compare them to simulations using the new substrate coupling model.