La durée de vie des porteurs minoritaires est l'un des principaux paramètres mesurés dans les semi-conducteurs et la décroissance de photoconductivité (PCD) l'une des méthodes les plus largement utilisées pour ce type de mesure. Aujourd'hui, grâce aux divers équipements automatisés, la mesure de durée de vie est devenue une caractérisation de routine qui permet de juger de la qualité d'un matériau dans tous les secteurs utilisant les semi-conducteurs. Cependant, l'utilisation de micro- et nano-matériaux dans l'industrie du photovoltaïque et de la microélectronique requière l'adaptation des techniques existantes (PCD, photoluminescence etc.). En effet, avec la réduction des dimensions (couches ultraminces telles que les couches épitaxiées, couches SOI « silicon on insulator », et nanostructures), l'influence de la surface (états d'interfaces, pièges, etc.) devient prépondérante. La présence des substrats utilisés pour les croissances ou report de couche de ces différentes structures perturbe également les mesures. Ceci rend difficile l'adaptation des méthodes de mesure de durée de vie classiques comme, par exemple, le déclin de photoconductivité. Au cours de cette thèse nous nous sommes attachés à adapter des techniques de caractérisation de durée de vie à des matériaux de faibles dimensions. Nous avons tout d'abord caractérisé des échantillons massifs et des couches épitaxiées d'une épaisseur de l'ordre de la dizaine de micromètres. Nous avons proposé une technique qui consiste à déterminer simultanément la durée de vie en volume et la vitesse de recombinaison en surface des porteurs minoritaires dans d'une couche épitaxiée, à partir de la mesure de l'intensité de photoluminescence. La méthode développée consiste à calculer le rapport de l'intensité de photoluminescence (RPL) mesurée à différentes longueurs d'onde et pour différentes puissances d'excitation. Ces rapports RPL expérimentaux sont ensuite comparés aux rapports RPL simulés, ce qui permet d'évaluer la vitesse de recombinaison en surface et le temps de vie en volume. Nous avons ensuite étudié des couches semi-conductrices ultraminces de l'ordre de la centaine de nanomètres dans des structures de type SOI (silicon on insulator). Après un rappel des méthodes de fabrication et de quelques-unes des utilisations, nous avons analysé les méthodes électriques existantes permettant de déterminer la qualité des substrats SOI. Cela nous a amené à proposer une nouvelle méthode de caractérisation apportant des solutions aux limitations de ces techniques. Cette méthode se base sur une mesure courant-tension sous obscurité et sous éclairement en configuration PSEUDO-MOSFET où le substrat de la structure SOI sert de grille du transistor et deux pointes déposées sur le film de silicium servent de source et drain. Nous avons appliqué cette nouvelle méthode de caractérisation de la durée de vie des porteurs de charge à un substrat SOI et avec l'aide de la simulation numérique, nous avons pu expliquer les phénomènes de recombinaison aux interfaces et extraire les paramètres associés. Enfin, la dernière partie de ce travail de thèse concerne l'étude des nanofils pour des applications photovoltaïques. Dans les nanofils, le rapport surface sur volume augmente considérablement ce qui entraîne une diminution de la durée de vie effective due à l'augmentation de l'influence des surfaces. Le fonctionnement des cellules solaires à base de nanofils que nous avons étudiées est très dépendant de la qualité des interfaces. Nous avons analysé ces cellules grâce à la méthode RRT (« Reverse Recovery Transient ») basée sur la proportionnalité qui existe entre la quantité de charges stockées dans les régions neutres des jonctions pn polarisées et la durée de vie des porteurs minoritaires. Ce type de structure étant assez complexe, nous avons utilisé des simulations numériques pour analyser les phénomènes de recombinaison au sein de la cellule solaire et extraire les densités de défauts aux interfaces. / The minority carrier lifetime is one of the main parameters used to analyse the semiconductors quality and photoconductivity decay (PCD) is one of the most widely used lifetime characterization method. Thanks to the variety of automated equipment that has developed, lifetime measurement has become a routine technique to assess the quality of semiconductors. However, the micro and nano materials used in the photovoltaic and microelectronics industry require an adaptation of the existing methods (PCD, photoluminescence etc.). Indeed, with reduced dimensions (epitaxial layers, SOI “Silicon on Insulator”, nanostructures and nanowires), the influence of the surface (interface states density, traps, etc.) becomes predominant. The presence of the substrates used for the material growth or for the layer transfer can also influence the measures. Consequently traditional methods of lifetime measurement are difficult to apply to low dimensional materials. This thesis is focused on the measurement of minority carrier lifetime in micro and nano materials (bulk, epitaxial layer, silicon on insulator and nanowires) with a special emphasis on the adaptation of the characterization tools to the material thickness. We have studied first bulk samples and epitaxial layers (with thicknesses around 50µm) by photoluminescence. We have developed a method to determine simultaneously the bulk lifetime and the surface recombination velocity using room temperature photoluminescence measurement. The procedure consists in measuring the photoluminescence intensity ratio at different incident laser wavelengths and power. These photoluminescence ratios are then compared with analytical simulations, which allow us to evaluate the surface recombination velocity and the bulk lifetime. We have then investigated SOI (Silicon on insulator) structures with ultrathin semiconductor layers of the order of 100 nanometers. After a brief description of the manufacturing methods and of some of their uses, we have analyzed the existing electrical methods used to evaluate the quality of SOI substrates. This led us to propose a new characterization method to overcome the limitations of these techniques. This method is based on a current-voltage measurement in the dark and under illumination called PSEUDO-MOSFET (the substrate of the SOI structure serves as the transistor gate and the two contact points deposited on the silicon film are used as the source and drain). We applied this new method to characterize the lifetime of a SOI substrate and with the help of numerical simulation, we were able to explain the recombination mechanism associated with interfaces and extract the parameters. Finally, the last chapter concerns the study of nanowires for photovoltaic applications. In the nanowires, the surface to volume ratio greatly increases leading to a decrease of the effective lifetime due to the increased influence of the surfaces. In this chapter, we have studied the minority carrier lifetime in core-shell nanowire-based solar cells under dark conditions with a purely electrical approach called reverse recovery transient (RRT). This method is based on storage time measurement which depends essentially on the amount of stored charges in the biased junction and can be used to calculate the minority carrier lifetime. Numerical simulations have also been done to explain the measurements and to validate the theory and the hypotheses used for parameter extraction.

L’industrie automobile est un marché en pleine croissance pour les circuits intégrés de puissance. Les circuits intégrés de puissance sont des systèmes électroniques miniatures qui apportent de nouvelles fonctionnalités aux véhicules. La robustesse et la fiabilité des produits électroniques embarqués dans les véhicules sont des enjeux majeurs. Il arrive pourtant que des défaillances dues au couplage par le bruit de substrat se produisent après la fabrication. L’origine de ce bruit de substrat vient de l’injection de porteurs majoritaires (trous) et minoritaires (électrons). Dans la première partie de cette thèse, nous étudions une nouvelle technique de modélisation proposée par un groupe de recherche à l’EPFL. Cette modélisation permet d’extraire les composants parasites du substrat en tenant compte des porteurs majoritaires et minoritaires. Un outil de CAO (AUTOMICS) a été développé par notre équipe à l’UPMC et est utilisé pour extraire le réseau des composants parasites de substrat s’appuyant sur les modèles de l’EPFL. Dans la deuxième partie de ce travail, nous introduisons une nouvelle méthodologie pour la conception des circuits intégrés de puissance et l’analyse des défaillances avec l’outil AUTOMICS. Nous mettons en évidence les défaillances dues à un couplage par les porteurs minoritaires dans le substrat (électrons). La méthodologie proposée est validée sur un cas d’étude industriel. Ce cas d’étude a été conçu par l’entreprise ams et validé par l’entreprise Valeo. Ce cas d’étude a un problème latch-up. Ce problème n’a pas été identifié par des simulations électriques SPICE classiques. Grâce à notre méthode, nous sommes parvenus à reproduire le phénomène de latch-up dans l’environnement de simulation SPICE. La troisième partie de ce travail présente le fonctionnement et la conception au niveau circuit d’un convertisseur de tension DC-DC. Le circuit a été fabriqué en utilisant la technologie HVCMOS 0.35μm. Nous avons modélisé l’effet du couplage par les courants de substrat entre l’agresseur et la victime et présentons des résultats de simulation cohérents avec les mesures. / Automotive industry is a growing market for smart power integrated circuits (ICs). The smart power ICs miniaturize the electronic systems and improve their functionality for the vehicles. Product robustness and reliability in smart power ICs are vital aspects in automotive applications. However, failures due to substrate noise coupling are still reported in tests after fabrication. The sources of this noise are the injection of majority and minority carriers in the substrate. The majority carriers’ propagation is well modeled, however, the minority carriers’ propagation cannot be modeled by the conventional modeling techniques. In the first part of this work, we explore a new modeling technique proposed by a research group in EPFL. It relies on models that are capable of maintaining the minority carriers’ concentration and gradient. It allows the substrate parasitic extraction taking into account both majority and minority carriers. A CAD tool (AUTOMICS) is developed by our team at UPMC and is used to extract the substrate parasitic network encapsulating the new modeling technique. In the second part of this work, we introduce a new methodology for smart power ICs design and failure analysis using the tool. It focuses on failures due to minority carriers coupling. The proposed methodology is validated on an industrial test case (AUTOCHIP1). This test case was designed in ams and validated by Valeo. This test case suffers from a latch-up problem. This problem is not recognized by conventional simulations. Using our methodology, we manage to reproduce the behavior in simulation environment. The third part of this work presents system and circuit level design for a DC-DC buck converter. This system is considered as a complex system to validate our proposed methodology. The circuit was fabricated using 0.35 µm HVCMOS technology. The high voltage switches serve as aggressors injecting minority carriers in the substrate. An analog sensitive circuit, which is the bandgap, is considered as a victim. The effect of the substrate coupling is studied and simulation results show acceptable consistency with the measurements.