Les circuits intégrés (CI) de puissance sont utilisés dans les systèmes embarqués automobiles en raison de leur capacité à réunir sur la même puce des dispositifs basse tension et haute tension (HV). Dans de tels systèmes, le bruit de couplage électrique induit par la commutation des étages de puissance est un problème majeur. Pendant la commutation, les tensions et les courants parasites produisent un décalage local de la tension de substrat allant jusqu'à une centaine de millivolt, perturbant ainsi le circuit basse tension. Ces signaux parasites entraînent des dysfonctionnements. Les solutions existantes reposent sur le layout et sont difficiles à optimiser par simulation électrique. L'absence d'une stratégie de modélisation interdit de fait une stratégie de conception s'appuyant sur la prédiction de ces perturbations. Nous présentons ici une méthode d'extraction et de simulation post-layout pour la modélisation des parasites de substrats. Nous avons développé un logiciel (CAO) pour l'extraction du substrat fondé sur la reconnaissance de forme. L'extraction utilise un algorithme de maillage pour la génération du modèle du substrat. Les courants de substrat peuvent être pris en compte lors de la simulation post-layout, autorisant l'analyse des dysfonctionnements éventuels induits par les couplages à travers le substrat. Ce travail a été validé par plusieurs cas d'études industriels, une configuration en miroir de courant, et un test automobile standard en technologie amsHV. Cette méthodologie est aussi appliquée à une technologie HV BCD de STMicroelectronics. Ainsi, en utilisant notre approche, il devient possible de simuler des bruits de substrat avant fabrication. / Smart Power Integrated Circuits (ICs) are intensively used in automotive embedded systems due to their unique capabilities to merge low power and high voltage (HV) devices on the same chip. In such systems, induced electrical coupling noise due to switching of the power stages is a big issue. During switching, parasitic voltages and currents, lead to a local shift of the substrate potential that can reach hundreds of millivolts, and can severely disturb low voltage circuits. Such parasitic signals are known to represent the major cause of failure and costly circuit redesign in power ICs. Most solutions are layout dependent and are thus difficult to optimize using available electrical simulator. The lack for a model strategy prohibits an efficient design strategy and fails at giving clear predictions of perturbations in HV ICs. Here, we present a post-layout extraction and simulation methodology for substrate parasitic modeling. We have developed a Computer-Aided-Design (CAD) tool for substrate extraction from layout patterns. The extraction employs a meshing algorithm for substrate model generation. The behavior of the substrate currents can be taken into account in post-layout simulation, and enables an exhaustive failure analysis due to substrate coupling. Several industrial test cases are considered to validate this work, the interferences of substrate currents in a current mirror configuration, and a standard automotive test in amsHV technology. This methodology is also applied to a HV BCD technology of STMicroelectronics. Eventually, by using the proposed CAD tool, it becomes possible to simulate the behaviors of substrate noises before fabrication.

L’industrie automobile est un marché en pleine croissance pour les circuits intégrés de puissance. Les circuits intégrés de puissance sont des systèmes électroniques miniatures qui apportent de nouvelles fonctionnalités aux véhicules. La robustesse et la fiabilité des produits électroniques embarqués dans les véhicules sont des enjeux majeurs. Il arrive pourtant que des défaillances dues au couplage par le bruit de substrat se produisent après la fabrication. L’origine de ce bruit de substrat vient de l’injection de porteurs majoritaires (trous) et minoritaires (électrons). Dans la première partie de cette thèse, nous étudions une nouvelle technique de modélisation proposée par un groupe de recherche à l’EPFL. Cette modélisation permet d’extraire les composants parasites du substrat en tenant compte des porteurs majoritaires et minoritaires. Un outil de CAO (AUTOMICS) a été développé par notre équipe à l’UPMC et est utilisé pour extraire le réseau des composants parasites de substrat s’appuyant sur les modèles de l’EPFL. Dans la deuxième partie de ce travail, nous introduisons une nouvelle méthodologie pour la conception des circuits intégrés de puissance et l’analyse des défaillances avec l’outil AUTOMICS. Nous mettons en évidence les défaillances dues à un couplage par les porteurs minoritaires dans le substrat (électrons). La méthodologie proposée est validée sur un cas d’étude industriel. Ce cas d’étude a été conçu par l’entreprise ams et validé par l’entreprise Valeo. Ce cas d’étude a un problème latch-up. Ce problème n’a pas été identifié par des simulations électriques SPICE classiques. Grâce à notre méthode, nous sommes parvenus à reproduire le phénomène de latch-up dans l’environnement de simulation SPICE. La troisième partie de ce travail présente le fonctionnement et la conception au niveau circuit d’un convertisseur de tension DC-DC. Le circuit a été fabriqué en utilisant la technologie HVCMOS 0.35μm. Nous avons modélisé l’effet du couplage par les courants de substrat entre l’agresseur et la victime et présentons des résultats de simulation cohérents avec les mesures. / Automotive industry is a growing market for smart power integrated circuits (ICs). The smart power ICs miniaturize the electronic systems and improve their functionality for the vehicles. Product robustness and reliability in smart power ICs are vital aspects in automotive applications. However, failures due to substrate noise coupling are still reported in tests after fabrication. The sources of this noise are the injection of majority and minority carriers in the substrate. The majority carriers’ propagation is well modeled, however, the minority carriers’ propagation cannot be modeled by the conventional modeling techniques. In the first part of this work, we explore a new modeling technique proposed by a research group in EPFL. It relies on models that are capable of maintaining the minority carriers’ concentration and gradient. It allows the substrate parasitic extraction taking into account both majority and minority carriers. A CAD tool (AUTOMICS) is developed by our team at UPMC and is used to extract the substrate parasitic network encapsulating the new modeling technique. In the second part of this work, we introduce a new methodology for smart power ICs design and failure analysis using the tool. It focuses on failures due to minority carriers coupling. The proposed methodology is validated on an industrial test case (AUTOCHIP1). This test case was designed in ams and validated by Valeo. This test case suffers from a latch-up problem. This problem is not recognized by conventional simulations. Using our methodology, we manage to reproduce the behavior in simulation environment. The third part of this work presents system and circuit level design for a DC-DC buck converter. This system is considered as a complex system to validate our proposed methodology. The circuit was fabricated using 0.35 µm HVCMOS technology. The high voltage switches serve as aggressors injecting minority carriers in the substrate. An analog sensitive circuit, which is the bandgap, is considered as a victim. The effect of the substrate coupling is studied and simulation results show acceptable consistency with the measurements.