International Telemetering Conference Proceedings / October 25-28, 1999 / Riviera Hotel and Convention Center, Las Vegas, Nevada / The turbo code is a block code even though a convolutional encoder is used to construct codewords. Its performance depends on the code word length. Since the invention of the turbo code in 1993, most of the bit error rate (BER) evaluations have been performed using large block sizes, i.e., sizes greater than 1000, or even 10,000. However, for telemetry and command, a relatively short message (<500 bits) may be used. This paper investigates the turbo-coded BER performance for short packets. Fading channel is also considered. In addition, biased channel side information is adopted to improve the performance.

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In this thesis, the low-power design of two popular error-control code decoders has been presented. It first proposes a low-power Viterbi decoder based on the improved reference path generation method which can lead to significant reduction of the memory accesses during the trace-back operation of the survival memory unit. The use of the reference path has been addressed in the past; this mechanism is further extended in this thesis to take into account the selection of starting states for the trace-back and path prediction operations. Our simulation results show that the best saving ratio of memory access can be up to 92% by choosing the state with the minimum state-metric for both trace-back and path prediction. However, the implementation of our look-ahead path prediction initiated from the minimum state will suffer a lot of area overhead especially for Viterbi applications with large state number. Therefore, this thesis instead realizes a 64-state Viterbi decoder whose path prediction starts from the predicted state obtained from the previous prediction phase. Our implementation results show that the actual power reduction ratio ranges from 31% to 47% for various signal-to-noise ratio settings while the area overhead is about 10%. The second major contribution of this thesis is to apply the similar low-power technique to the design of Soft-Output-Viterbi-Algorithm (SOVA) based Turbo code decoders. Our experimental results show that for eight-state SOVA Turbo code, our reference path generation mechanism can reduce more that 95% memory accesses, which can help saving the overall power consumption by 15.6% with a slight area overhead of 3%.

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Zugl.: Bremen, Univ., Diss., 2009

This Diploma thesis deals with Turbo code problems. The Turbo codes belong to the group of error correction codes, sometimes referred to as forward error correcting (FEC) codes or channel codes. This thesis can be thematically divided into two basic parts. The first part describes turbo code encoder and decoder block diagram with the illustration of two most frequently used iterative decoding algorithms (SOVA and MAP). The end of this part contains best known turbo codes, which are used in present communication systems. The second part pursues simulation results for the turbo codes using Binary Phase Shift Keying (BPSK) over Additive White Gaussian Noise (AWGN) channels. These simulations were created in the MATLAB/SIMULINK computer program. It will be shown here, that there exist many different parameters, greatly affecting turbo codes performance. Some of these parameters are: number of decoding iterations used, the input data frame length, generating polynoms and RSC encoders constraint lengths, properly designed interleaving block, decoding algorithm used, etc.

The Internet has fundamentally changed the way of modern communication. Current trends indicate that high-capacity demands are not going to be saturated anytime soon. From Shannon's theory, we know that information capacity is a logarithmic function of signal-to-noise ratio (SNR), but a linear function of the number of dimensions. Ideally, we can increase the capacity by increasing the launch power, however, due to the nonlinear characteristics of silica optical fibers that imposes a constraint on the maximum achievable optical-signal-to-noise ratio (OSNR). So there exists a nonlinear capacity limit on the standard single mode fiber (SSMF). In order to satisfy never ending capacity demands, there are several attempts to employ additional degrees of freedom in transmission system, such as few-mode fibers (FMFs), which can dramatically improve the spectral efficiency. On the other hand, for the given physical links and network equipment, an effective solution to relax the OSNR requirement is based on forward error correction (FEC), as the response to the demands of high speed reliable transmission. In this dissertation, we first discuss the model of FMF with nonlinear effects considered. Secondly, we simulate the FMF based OFDM system with various compensation and modulation schemes. Thirdly, we propose tandem-turbo-product nonbinary byte-interleaved coded modulation (BICM) for next-generation high-speed optical transmission systems. Fourthly, we study the Q factor and mutual information as threshold in BICM scheme. Lastly, an experimental study of the limits of nonlinearity compensation with digital signal processing has been conducted.

Depuis quelques années, les techniques multi-antennes sont envisagées comme solution<br />potentielle pour augmenter le débit des futurs systèmes de communications sans fils. L'objectif<br />de cette thèse est d'étudier et d'améliorer les techniques d'émission et de réception de ces<br />systèmes MIMO (Multiple Input Multiple Output) dans un contexte multi-porteuses.<br />En effet, l'OFDM (Orthogonal Frequency Division Multiplex), qui permet de transformer<br />un canal sélectif en fréquence en de multiples canaux non sélectifs, est particulièrement bien<br />adapté à la conception de récepteurs MIMO peu complexes.<br />D'autre part, deux techniques permettant d'améliorer l'exploitation de la diversité fréquentielle<br />et/ou temporelle sont associées à l'OFDM, à savoir le précodage linéaire (LP-OFDM) et<br />le CDMA dans un schéma de type MC-CDMA (Multicarrier-Code division Multiplex Access).<br />Nous avons associé le LP-OFDM et le MC-CDMA à deux techniques MIMO ne nécessitant<br />pas de connaissance du canal à l'émission, le codage espace-temps en blocs STBC (Space-Time<br />Block Coding) et le multiplexage spatial.<br />On montre que pour les deux systèmes MIMO MC-CDMA et MIMO LP-OFDM, les diversités<br />spatiales, temporelles et fréquentielles sont efficacement exploitées.<br />L'avantage de l'association avec les STBC orthogonaux est que des récepteurs particulièrement<br />simples peuvent être mis en oeuvre. En effet, pour un système STBC LP-OFDM, un<br />simple égaliseur linéaire MMSE fournit des performances proches de celles obtenues avec un<br />récepteur à maximum de vraisemblance permettant l'utilisation de grandes matrices de précodage.<br />En STBC MC-CDMA, des récepteurs mono-utilisateur conduisent, comme en SISO<br />MC-CDMA, au meilleur compromis performances/complexité.<br />Lorsque le LP-OFDM ou le MC-CDMA sont associés à du multiplexage spatial, le surplus<br />de complexité des récepteurs est inhérent à la gestion de l'interférence multi-antennes. Nous<br />avons démontré que la mise en oeuvre d'un simple récepteur de type MMSE nécessitant<br />l'inversion de la matrice de canal MIMO conduit à de très bonnes performances. Un processus<br />similaire peut également être appliqué pour des STBC non orthogonaux.<br />Associés à un système itératif lors de l'insertion d'un codage de canal à l'émission, tous<br />ces systèmes peuvent atteindre les performances de la borne du filtre adapté proche des performances<br />de la courbe gaussienne en utilisant de simples opérations.<br />Le gain en efficacité spectrale et en performances est à l'avantage des techniques à multiplexage<br />spatial car elles profitent de l'augmentation linéaire de la capacité avec le minimum<br />du nombre d'antennes d'émission et de réception. Le compromis débit/complexité indiquera<br />le choix du système MIMO à associer au LP-OFDM ou au MC-CDMA. Les performances sont<br />étudiées avec ou sans corrélation et sur des canaux théoriques et réalistes.

Depuis leur publication en 1993 et leur exploitation dans le domaine des communications numériques, les turbocodes ont été adoptés dans de nombreux standards de télécommunications (UMTS, CDMA2000, LTE). Avec le développement des services sans-fil, le besoin de turbo- décodeurs à débit jusqu'au Gbits/s devient incontournable. Or, les techniques conventionnelles d'exploitation du parallélisme et de réduction des chemins critiques atteignent leur limite. Une approche alternative a été explorée dans cette thèse : le décodage de codes correcteurs d'erreurs à partir d'une représentation stochastique de l'information. Le calcul stochastique fut proposé dans les années 1960 comme une méthode traitant des opé- rations arithmétiques complexes pour un faible coût matériel. Pour ce faire, les probabilités sont converties en des flux de bits aléatoires dans lesquels l'information est représentée par des statis- tiques de bits. Des opérations arithmétiques complexes sur les probabilités sont transformées en des opérations sur les bits utilisant des portes logiques. Ainsi, l'application du calcul stochastique au décodage itératif de codes correcteurs d'erreurs favorise des structures matérielles simples pour les noeuds de calcul. L'objectif principal de cette thèse fut d'étendre l'approche stochastique au décodage de tur- bocodes. Dans un premier temps, nous avons proposé une première architecture pour un turbo- décodeur stochastique. Le principal défi fut ensuite d'augmenter le débit. Pour ce faire, nous avons considéré deux techniques : le passage dans le domaine exponentiel et l'exploitation du parallélisme. La première technique consiste à remplacer l'addition stochastique par des opérations plus simples dans le domaine exponentiel. Cette technique a permis d'une part de réduire la complexité calculatoire, et d'autre part, d'améliorer le débit de décodage. La deuxième technique est de représenter une probabilité par plusieurs flux stochastiques en parallèle. Cette méthode permet en outre de pro- poser une nouvelle approche pour compenser le problème de corrélation. L'exploitation de ces deux techniques a permis d'aboutir à un décodage stochastique pour les codes convolutifs et les turbocodes ayant des performances similaires à celles de décodeurs classiques. Enfin, les architectures proposées ont été intégrées dans un circuit configurable FPGA. Le prototype de turbo-décodeur stochastique n'a pas pu nous fournir un débit de l'ordre du Gbits/s comme souhaité. Cependant, il a permis de démontrer la faisabilité matérielle d'un turbo-décodeur stochastique en assurant de bonnes performances de décodage. En outre, ce démonstrateur a fait apparaître de nombreuses perspectives pour cette solution d'intégration alternative.

Les travaux présentés dans ce mémoire concernent l'exploration de l'espace de conception des architectures SOC pour des applications orientées télécommunication. L'évolution importante des semi-conducteurs a permis l'implémentation de systèmes complets sur une puce. Cette implémentation a été rendue possible par des méthodologies de conception basées sur la réutilisation des composants existants (IP - Intellectual Property) qui, combinées ensemble, constituent le système. La différentiation des systèmes est obtenue par l'ajout d'IP propriétaires rattachées au système. L'apport des technologies classiques basées sur le modèle en Y (Y-chart) et les techniques de co-design se sont avérées insuffisantes dès lors que ces IPs initialement sous forme dure (hard IP) donc non modifiables ont étés proposées dans leur version paramétrable (Soft IP), pour garantir un meilleur dimensionnement du système. En effet, la modularité des IPs soft par leurs paramétrisations, créent un espace d'exploration qui s'avère extrêmement important et donc inexploitable par des techniques de conception ad hoc ou interactives. Le problème posé est l'optimisation mathématique des paramètres de l'ensemble des IPs soft constituant le SOC. Ce problème multidimensionnel en performance est aggravé, dans le cadre des SOC pour systèmes embarqués, par la prise en compte de la consommation d'énergie et de la surface en silicium. Le problème devient alors une optimisation multiobjectifs. Cette thèse propose une résolution de ce problème en plusieurs étapes : Dans une première étape, des techniques d'exploration pour le dimensionnement d'IP de processeur SuperScalair sont proposées. Ces techniques tiennent compte de trois critères: performance, consommation d'énergie et surface en silicium. Les résultats obtenus par des benchmarks multimédia "MiBench" de taille significative résultent dans un sous ensemble optimal au sens de Pareto, permettant de sélectionner une ou plusieurs solutions efficaces pour les applications cibles. La seconde étape est une extension du cadre précédent par couplage de l'exploration multiobjectifs avec une implémentation matérielle sur circuits FPGA. Elle permet alors une exploration avec matériel dans la boucle. Le principe poursuivi, à l'inverse des explorations effectuées à des niveaux d'abstraction élevés (SystemC), est qu'une exploration est d'autant plus efficace que les valeurs injectées à l'algorithme d'exploration sont proches de la réalité. L'autre aspect est que l'exploration par simulation des SOC reste problématique, ceci étant dû aux temps prohibitifs de la simulation et que l'exécution directe est toujours plus rapide, donc permet des explorations larges et réalistes. Cette approche est appliquée au processeur LEON v2.0 de l' ESA sur des circuits Xilinx Virtex-II qui, de par leur reconfigurabilité, permet le chargement de nouvelles configurations lors de l'exploration. Enfin, l'importance des SOC mixtes analogiques/numériques, nous a poussés à nous intéresser à l'optimisation des circuits analogiques et ce, sur le même principe, mais en utilisant des circuits FPAA (Field Programmable Analog Array) qui permettent la conception et l'implémentation d'applications sur circuits analogiques re-programmables. Cette possibilité permet de répondre à une fonctionnalité donnée en testant et explorant de nombreuses configurations, en les implémentant physiquement dans un circuit programmable et cela à moindre coût. La thèse conclut sur les perspectives pouvant découler des contributions de ce travail sur les méthodologies de conception de SOC dans les environnements SOPC.