Les travaux de thèse présentés dans ce manuscrit portent sur le développement d'une nouvelle architecture de transmission spécifiquement dédiée aux réseaux de capteurs sans fils et adaptée aux caractéristiques particulières de ceux-ci. L'approche, basée sur les techniques de radio impulsionnelle pour la transmission à large bande, est développée selon deux aspects de recherche principaux: fonctionnel et matériel. L'aspect fonctionnel vise à définir les caractéristiques du signal transmis ainsi que les algorithmes de traitement (modulation et démodulation) associés. Plus largement, il s'agit de définir l'architecture fonctionnelle de la chaîne de transmission, selon deux modes différents d'exploitation: mono-utilisateur et multi-utilisateurs. L'approche proposée pour transmettre des signaux impulsionnels, est basé sur l'emploi de la transformée discrète en paquets d'ondelettes (DWPT) au niveau du récepteur et de la transformée inverse au niveau de l'émetteur (IDWPT). La nature orthogonale des ondelettes permet de réaliser, sans nécessiter une couche MAC complexe, des communications multi-utilisateurs, simultanées ou non, sur un canal large bande, grâce à la forte discrimination entre les impulsions transmises. Le deuxième aspect porte sur le développement des architectures matérielles permettant l'implantation des algorithmes de traitement développés dans la partie fonctionnelle. La recherche de performances élevées (ratio élevé entre vitesse de traitement et coût matériel) et flexibilité (configurabilité, extensibilité), est particulièrement important dans les fonctionnalités liées aux transformées discrètes en paquets d'ondelettes qui constituent le cœur critique de la chaîne de transmission. Des techniques de parallélisation massive et générique sont développées et mises en œuvre, permettant d'atteindre les niveaux de performances et de flexibilité requis. La validation a été réalisée à l'aide respectivement de modélisations et imulations sous Simulink/Matlab (de MathWorks) pour les aspects fonctionnels et de modélisations VHDL (au niveau RTL [Register Transfer Level]) et d'implantations sur FPGA pour les aspects matériels / The thesis work presented in this manuscript focuses on the development of a new transmission architecture specifically dedicated to wireless sensor networks and adapted to the particular characteristics of the later. The approach, based on impulse radio techniques for wideband transmission, is developed according to two main research aspects: functional and hardware. The functional aspect aims at defining the characteristics of the transmitted signal as well as the associated processing algorithms (modulation and demodulation). More broadly, it comes to define the functional architecture of the transmission chain, according to two different operating modes: mono- and multi-user. The proposed approach for transmitting pulse signals is based on the use of the discrete wavelet packet transform (DWPT) at the receiver and the inverse transform (IDWPT) at the transmitter. The orthogonal nature of the wavelets makes it possible, without needing a complex MAC layer, to make multi-user communications, either simultaneous or not, over a wideband channel, thanks to the strong discrimination between the transmitted pulses. The second aspect relates to the development of hardware architectures allowing the implementation of the processing algorithms developed in the functional part. The search for high performance (high ratio between processing speed and hardware cost) and flexibility (configurability, extensibility) is particularly important in the functionality related to the discrete wavelet packet transform which constitutes the critical core of the transmission chain. Massive and generic parallelization techniques are developed and implemented to achieve the required levels of performance and flexibility. Validation was carried out using respectively Simulink/Matlab (MathWorks) modeling and simulation for the functional aspects, and VHDL modeling (at the Register Transfer Level -- RTL) and FPGA implementations for the hardware aspects

Depuis les premiers ordinateurs on est en quête de machines plus rapides, plus puissantes, plus performantes. Après avoir épuisé le filon de l’augmentation de la fréquence, les constructeurs se sont tournés vers les multi-cœurs. Le modèle de calcul actuel repose sur les threads de l'OS qu’on exploite à travers différents langages à constructions parallèles. Cependant, la programmation multithread reste un art délicat car le calcul parallèle découpé en threads souffre d’un grand défaut : il est non déterministe.Pourtant, on peut faire du calcul parallèle déterministe, à condition de remplacer le modèle des threads par un modèle s’appuyant sur l’ordre partiel des dépendances. Dans cette thèse, nous proposons un modèle alternatif d’architecture qui exploite le parallélisme d’instructions (ILP) présent dans les programmes. Nous proposons de nombreuses techniques pour s’affranchir de la plupart des dépendances architecturales et obtenir ainsi un ILP qui croît avec la taille de l’exécution. L’ILP qu’on atteint de cette façon est suffisant pour permettre d’alimenter plusieurs milliers de cœurs. Les dépendances architecturales sérialisantes ayant été supprimées, l’ILP peut être bien mieux exploité que dans les architectures actuelles. Un code VHDL au niveau RTL de l’architecture a été développé pour en mesurer les avantages. Les résultats de synthèse d’un processeur allant de 2 à 64 cœurs montrent que la vitesse du matériel que nous proposons reste constante et que sa surface varie linéairement avec le nombre de cœurs. Cela prouve que le modèle d’interconnexion proposé est extensible. / The pursuit for faster and more powerful machines started from the first computers. After exhausting the increase of the frequency, the manufacturers have turned to another solution and started to introduce multiples cores on a chip. The computational model is today based on the OS threads exploited through different languages offering parallel constructions. However, parallel programming remains an art because the thread management by the operating system is not deterministic.Nonetheless, it is possible to compute in a parallel deterministic way if we replace the thread model by a model built on the partial order of dependencies. In this thesis, we present an alternative architectural model exploiting the Instruction Level Parallelism (ILP) naturally present in applications. We propose many techniques to remove most of the architectural dependencies which leads to an ILP increasing with the execution length. The ILP which is reached this way is enough to allow feeding thousands of cores. Eliminating the architecutral dependencies serializing the run allows to exploit the ILP better than in actual microarchitectures. A VHDL code at the RTL level has been implemented to mesure the benefits of our design. The results of the synthesis of a processeur ranging from 2 to 64 cores are reported. They show that the speed of the proposed material keeps constant and the surface grows linearly with the number of cores : our interconnect solution is scalable.

La probabilité des fautes transitoires augmente avec l'évolution des technologies. Ceci a suscité un intérêt croissant pour les méthodes prédictives d'analyse des comportements erronés d'un circuit. Ce travail porte sur l'étude de deux aspects complémentaires : l'injection de fautes dans des circuits décrits au niveau RTL et l'analyse des résultats obtenus à l'issue de campagnes d'injection.<br />Nous présentons une nouvelle approche pour la génération de mutants, permettant l'instrumentation d'un circuit pour des modèles de fautes hétérogènes. Pendant la définition d'une campagne d'injection de fautes, le flot d'analyse que nous avons proposé permet au concepteur d'introduire, dans le même circuit, des inversions de bits uniques (SEU) ou multiples (MBF), ou encore des transitions erronées. En outre, nous avons visé une génération de mutant la plus efficace selon plusieurs contraintes qui incluent (1) la modification simple et automatique de la description initiale du circuit, (2) l'optimisation des entrées additionnelles pour le contrôle d'injection et (3) la réduction du surcoût matériel après synthèse pour une bonne compatibilité avec des campagnes d'injection de fautes basées sur l'émulation.<br />Dans le flot d'analyse, un modèle comportemental est généré permettant au concepteur d'identifier les chemins de propagation d'erreurs dans le circuit. Une telle analyse vise à identifier, très tôt dans le flot de conception, les modes de défaillance inacceptables d'un circuit afin de modifier immédiatement sa description et ainsi améliorer sa robustesse.<br />Nous présentons des résultats obtenus suite à des injections multi niveaux dans des descriptions VHDL de circuits numériques. Ces résultats démontrent qu'une campagne d'injection réalisée très tôt dans le processus de conception, sur une description encore très éloignée de l'implémentation finale, peut donner des informations très utiles sur les caractéristiques de sûreté d'un circuit.