De nombreux systèmes numériques nécessitent des primitives de cryptographie asymétrique de plus en plus performantes mais aussi robustes aux attaques et peu coûteuses pour les applications embarquées. Dans cette optique, la cryptographie sur courbe hyperelliptique (HECC) a été proposée comme une alternative intéressante aux techniques actuelles du fait de corps finis plus petits. Nous avons étudié des cryptoprocesseurs HECC matériels performants, flexibles et robustes contre certaines attaques physiques. Tout d’abord, nous avons proposé une nouvelle architecture d’opérateurs exécutant, en parallèle, plusieurs multiplications modulaires (A × B) mod P, où P est un premier générique de quelques centaines de bits et configurable dynamiquement. Elle permet le calcul de la grande majorité des opérations nécessaires pour HECC. Nous avons développé un générateur d’opérateurs, distribué en logiciel libre, pour l'exploration de nombreuses variantes de notre architecture. Nos meilleurs opérateurs sont jusqu'à 2 fois plus petits et 2 fois plus rapids que les meilleures solutions de l'état de l'art. Ils sont aussi flexibles quant au choix de P et atteignent les fréquences maximales du FPGA. Dans un second temps, nous avons développé des outils de modélisation et de simulation pour explorer, évaluer et valider différentes architectures matérielles pour la multiplication scalaire dans HECC sur les surfaces de Kummer. Nous avons implanté, validé et évalué les meilleures architectures sur différents FPGA. Elles atteignent des vitesses similaires aux meilleures solutions comparables de l’état de l’art, mais pour des surfaces réduites de moitié. La flexibilité obtenue permet de modifier lors de l'exécution les paramètres des courbes utilisées. / Many digital systems require primitives for asymmetric cryptography that are more and more efficient but also robust to attacks and inexpensive for embedded applications. In this perspective, and thanks to smaller finite fields, hyperelliptic curve cryptography (HECC) has been proposed as an interesting alternative to current techniques. We have studied efficient and flexible hardware HECC cryptoprocessors that are also robust against certain physical attacks. First, we proposed a new operator architecture able to compute, in parallel, several modular multiplications (A × B) mod P, where P is a generic prime of a few hundred bits and configurable at run time. It allows the computation of the vast majority of operations required for HECC. We have developed an operator generator, distributed in free software, for the exploration of many variants of our architecture. Our best operators are up to 2 times smaller and twice as fast as the best state-of-the-art solutions. They are also flexible in the choice of P and reach the maximum frequencies of the FPGA. In a second step, we developed modeling and simulation tools to explore, evaluate and validate different hardware architectures for scalar multiplication in HECC on Kummer surfaces. We have implemented, validated and evaluated the best architectures on various FPGA. They reach speeds similar to the best comparable solutions of the state of the art, but for halved surfaces. The flexibility obtained makes it possible to modify the parameters of the curves used during execution.

La forte augmentation du nombre de terminaux connectés ces dernières années et l'utilisation croissante des technologies de communication impacte de manière non négligeable la facture énergétique. Pour enrayer cette augmentation de la consommation énergétique, il devient primordial de pouvoir comparer en termes de consommation les algorithmes de communications numériques, afin de développer l'architecture de transmission la moins énergivore. Dans cette thèse, la couche physique des standards Wi-Fi IEEE 802.11ac est analysée sous un angle énergétique. La puissance dissipée dans les circuits pour faire fonctionner les algorithmes de traitement de signal est prise en compte en plus de la puissance d'émission d'antenne classique. La méthodologie mise en œuvre inclut à la fois des simulations et des développements sur plateforme matérielle (FPGA), permettant d'obtenir des évaluations de la consommation plus réalistes. Nous avons dans un premier temps analysé de façon isolée les éléments composant les chaines de communications numériques. Puis nous avons intégré les périodes d'activité et d'inactivité de chaque élément dans le calcul de la consommation énergétique globale des chaines. Nous proposons une méthode pratique et efficace d'estimation de la consommation, incluant une base de données issue de simulations, et une analyse théorique des taux d'activité de chaque élément de la chaine. Ces résultats permettent d'analyser la répartition de la consommation en puissance des éléments composant les émetteurs et les récepteurs, et de comparer diverses architectures et jeux de paramètres. En particulier, nous avons évalué l'impact de deux architectures de Transformées de Fourier Rapides sur la consommation globale du système. / The strong increase of the number of connected devices in recent years and the increasing use of communication technologies has a significant impact on the energy bill. To stop the increase in energy consumption, it is essential to be able to compare the digital communication algorithms in terms of consumption, in order to develop the most energy-efficient transmission architecture.In this thesis, the IEEE 802.11ac Wi-Fi standard of physical layer is analyzed at an energy point of view. The power dissipated in the circuits for operating the signal processing algorithms is taken into account in addition to the antenna transmission power. The implemented methodology includes both simulations and developments on a hardware platform (FPGAs), resulting in more realistic consumption assessments.First, we analyzed separately the components of the digital communications chains. Then we integrated the periods of activity and inactivity of each element in the calculation of the global energy consumption of the chains. We propose a practical and efficient method of estimating consumption, including a database derived from simulations, and a theoretical analysis of the activity rates of each element of the chain.These results make it possible to analyze the distribution of the power consumption of the elements composing transmitters and receivers, and to compare various architectures and sets of parameters. In particular, we evaluated the impact of two Fast Fourier Transform architectures on overall system consumption.