Made available in DSpace on 2014-06-12T15:56:48Z (GMT). No. of bitstreams: 2 arquivo2993_1.pdf: 2215631 bytes, checksum: b5f1befd11596b0fec1247edc92c92e9 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2010 / A educação a distância (EAD) tem se constituído como importante ferramenta para capacitar pessoas a qualquer tempo e distância, utilizando cada vez mais recursos para viabilizar uma maior comunicação entre professores e alunos na realização de atividades assíncronas em fórum de discussão. Contudo, na EAD, a comunicação entre pares, concretiza-se como elemento elevador da aprendizagem colaborativa. No entanto, as atividades assíncronas, comumente utilizadas em fórum de discussão, carecem de melhorias, pois não atendem às reais necessidades de aprendizagem colaborativa. O presente estudo tem como finalidade Identificar requisitos funcionais que venham contribuir na construção de atividades assíncronas que favoreçam o engajamento dos alunos na execução de atividades colaborativas assíncronas em fórum. Para tanto, foi realizada uma categorização das atividades assíncronas comumente encontradas em fórum de discussão, análise de usuários e análise de competidores. Os resultados alcançados foram prototipados para o ambiente de gestão da aprendizagem Amadeus

Tese de doutoramento. Engenharia Electrotécnica e de Computadores. Faculdade de Engenharia. Universidade do Porto. 2010

Atualmente, os elevadores estão sendo atualizados (modernizados) para controles mais novos, substituindo-se por um microcontrolador os relés anteriormente empregados nas lógicas. Com a utilização do microcontrolador, podem-se programar lógicas melhores que as do passado e desenvolver sistemas que podem ajudar a economizar energia nas edificações. Atualmente, existem inúmeros elevadores já modernizados que possuem saídas de comunicação serial utilizadas para a comunicação do controle de grupo. Esta comunicação, se aplicada em elevadores de alto desempenho, irá influenciar no tempo de resposta, fazendo o elevador não parar na posição correta ou até mesmo passar do ponto de parada, devido ao atraso das informações. Desta forma, surgiu a necessidade de desenvolver uma plataforma utilizando DSP, um dispositivo que possui velocidade de processamento maior que a dos processadores atuais. Considerando que os elevadores modernizados não possuem o mesmo padrão de comunicação do DSP, para se compatibilizar as comunicações foi empregado o FPGA. O emprego do FPGA apresentou uma redução dos tempos de comunicação de aproximadamente 98% e reduziu em aproximadamente 50% o tempo de cálculo de grupo, pois foram eliminados os processos de interrupção na leitura/escrita de dados existentes na placa de controle de grupo atual.

ALMADA, J. B. Modelagem, controle e gerenciamento da operação de microrredes com fontes renováveis. 2013. 216 f. Dissertação (Mestrado em Engenharia Elétrica) - Centro de Tecnologia, Universidade Federal do Ceará, Fortaleza, 2013. / Submitted by Marlene Sousa (mmarlene@ufc.br) on 2014-04-01T14:14:16Z No. of bitstreams: 1 2013_dis_jbalmada.pdf: 3514838 bytes, checksum: 06cfc29918bc456c507ff53ffc14134b (MD5) / Approved for entry into archive by Marlene Sousa(mmarlene@ufc.br) on 2014-04-02T18:16:12Z (GMT) No. of bitstreams: 1 2013_dis_jbalmada.pdf: 3514838 bytes, checksum: 06cfc29918bc456c507ff53ffc14134b (MD5) / Made available in DSpace on 2014-04-02T18:16:12Z (GMT). No. of bitstreams: 1 2013_dis_jbalmada.pdf: 3514838 bytes, checksum: 06cfc29918bc456c507ff53ffc14134b (MD5) Previous issue date: 2013-11-28 / Nowadays, the distribution networks of electricity are the segment of the electrical power systems that has experienced more changes, due in particular to the presence of distributed generation and the technological advances in the areas of instrumentation, automation, measurement, information technology and comunication. This work aims to present the modelling, the control and the operation management of a group of small-scale energy resources connected to the low voltage, which coordinated form a microgrid. The microgrid energy resources are solar photovoltaic sources, wind energy based on double fed induction generator and hydrogen fuel cell, and a storage system with batteries. Two conceptions are developed: a single-phase microgrid and a three-phase microgrid, both operating in connected mode and isolated from the utility. Each energy resource is connected to a point of common coupling through power converters. For each converter was designed a set of control loops. The master-slave strategy was used to control the converters and to microgrid management. In master-slave configuration only the master converter is designed to be the voltage reference and others operate as a current source. For managing the steady state operation of microgrids different operating scenarios were considered, with variation of load and generation levels, as well as changes in tariff flags, for load supply with economy and sources operating at maximum efficiency. The proposed systems operate satisfactorily fulfill the requirements of utility for synchronization and disconnection. The injected currents are below the allowed distortion level. In stand-alone mode, the system voltage remains within the appropriate level of amplitude and frequency. / Atualmente, as redes de distribuição de energia elétrica são o segmento dos siste-mas elétricos de potência que mais tem experimentado mudanças, devido, em es-pecial, à presença da geração distribuída e aos avanços tecnológicos nas áreas de instrumentação, automação, medição, tecnologia da informação e comunicação. Este trabalho tem por objetivo apresentar a modelagem, o controle e o gerenciamento da operação de um conjunto de recursos energéticos de pequeno porte, conectados à baixa tensão, que coordenados formam uma microrrede. Os recursos energéticos da microrrede são fontes solar fotovoltaica, eolielétrica com gerador de indução de dupla alimentação e célula combustível a hidrogênio, e um sistema de armazenamento de energia a baterias. Duas concepções de microrredes são desenvolvidas: microrrede monofásica e microrrede trifásica, ambas operando em modo conectado e isolado da rede elétrica principal. Cada recurso energético é conectado a um ponto comum de conexão através de conversores de potência. Para cada conversor foi projetado um conjunto de malhas de controle. A estratégia mestre-escravo foi usada para o controle dos conversores e gerenciamento da microrrede. Na configuração mestre-escravo apenas o conversor mestre é designado para ser a referência de tensão que os outros conversores necessitam para operarem como fonte de corrente. Para o gerenciamento da operação das microrredes em regime permanente, foram considerados diferentes cenários de operação, com variação de níveis de carga e de geração, bem como variação de bandeiras e postos tarifários, visando atender a carga com economicidade e fontes operando em máxima eficiência. Os sistemas propostos operam de forma satisfatória obedecendo aos requisitos da concessionária para a sincronização e desconexão. As harmônicas de corrente injetada estão abaixo do nível de distorção permitido. No modo isolado, a tensão dos sistemas permanece dentro do nível adequado de amplitude e frequência.

Devido à complexidade das aplicações, a demanda crescente por sistemas que usam milhões de transistores e hardware complexo; tem sido desenvolvidas ferramentas que convertem C em Linguagem de Descrição de Hardware, tais como VHDL e Verilog. Neste contexto, esta tese apresenta o projeto ChipCflow, o qual usa arquitetura a fluxo de dados, para implementar lógica de alto desempenho em Field Programmable Gate Array (FPGA). Maquinas a fluxo de dados são computadores programáveis, cujo hardware é otimizado para computação paralela de granularidade fina dirigida por dados. Em outras palavras, a execução de programas é determinado pela disponibilidade dos dados, assim, o paralelismo é intrínseco neste sistema. Por outro lado, com o avanço da tecnologia da microeletrônica, o FPGA tem sido utilizado principalmente devido a sua flexibilidade, facilidade para implementar sistemas complexos e paralelismo intrínseco. Um dos desafios é criar ferramentas para programadores que usam linguagem de alto nível (HLL), como a linguagem C, e produzir hardware diretamente. Essas ferramentas devem usar a máxima experiência dos programadores, o paralelismo das arquiteturas a fluxo de dados dinâmica, a flexibilidade e o paralelismo do FPGA, para produzir um hardware eficiente, otimizado para alto desempenho e baixo consumo de energia. O projeto ChipCflow é uma ferramenta que converte os programas de aplicação escritos em linguagem C para a linguagem VHDL, baseado na arquitetura a fluxo de dados dinâmica. O principal objetivo dessa tese é definir e implementar os operadores do ChipCflow, usando a arquitetura a fluxo de dados dinâmica em FPGA. Esses operadores usam tagged tokens para identificar dados, com base em instâncias de operadores. A implementação dos operadores e das instâncias usam um modelo de implementação assíncrono em FPGA para obter maior velocidade e menor consumo / Due to the complexity of applications, the growing demand for both systems using millions of transistors and consecutive complex hardware, tools that convert C into a Hardware Description Language (HDL), as VHDL and Verilog, have been developed. In this context this thesis presents the ChipCflow project, which uses dataflow architecture to implement high-performance logics in Field Programmable Gate Array (FPGA). Dataflow machines are programmable computers whose hardware is optimized for fine-grain data-flow parallel computation. In other words the execution of programs is determined by data availability, thus parallelism is intrinsic in these systems. On the other hand, with the advance of technology of microelectronics, the FPGA has been used mainly because of its flexibility, facilities to implement complex systems and intrinsic parallelism. One of the challenges is to create tools for programmers who use HLL (High Level Language), such as C language, producing hardware directly. These tools should use the utmost experience of the programmers, the parallelism of dynamic dataflow architecture and the flexibility and parallelism of FPGA to produce efficient hardware optimized for high performance and lower power consumption. The ChipCflow project is a tool that converts application programs written in C language into VHDL, based on the dynamic dataflow architecture. The main goal in this thesis is to define and implement the operators of ChipCflow using dynamic dataflow architecture in FPGA. These operators use tagged tokens to identify data based on instances of operators and their implementation and instances use an asynchronous implementation model in FPGA to achieve faster speed and lower consumption

Devido à complexidade das aplicações, a demanda crescente por sistemas que usam milhões de transistores e hardware complexo; tem sido desenvolvidas ferramentas que convertem C em Linguagem de Descrição de Hardware, tais como VHDL e Verilog. Neste contexto, esta tese apresenta o projeto ChipCflow, o qual usa arquitetura a fluxo de dados, para implementar lógica de alto desempenho em Field Programmable Gate Array (FPGA). Maquinas a fluxo de dados são computadores programáveis, cujo hardware é otimizado para computação paralela de granularidade fina dirigida por dados. Em outras palavras, a execução de programas é determinado pela disponibilidade dos dados, assim, o paralelismo é intrínseco neste sistema. Por outro lado, com o avanço da tecnologia da microeletrônica, o FPGA tem sido utilizado principalmente devido a sua flexibilidade, facilidade para implementar sistemas complexos e paralelismo intrínseco. Um dos desafios é criar ferramentas para programadores que usam linguagem de alto nível (HLL), como a linguagem C, e produzir hardware diretamente. Essas ferramentas devem usar a máxima experiência dos programadores, o paralelismo das arquiteturas a fluxo de dados dinâmica, a flexibilidade e o paralelismo do FPGA, para produzir um hardware eficiente, otimizado para alto desempenho e baixo consumo de energia. O projeto ChipCflow é uma ferramenta que converte os programas de aplicação escritos em linguagem C para a linguagem VHDL, baseado na arquitetura a fluxo de dados dinâmica. O principal objetivo dessa tese é definir e implementar os operadores do ChipCflow, usando a arquitetura a fluxo de dados dinâmica em FPGA. Esses operadores usam tagged tokens para identificar dados, com base em instâncias de operadores. A implementação dos operadores e das instâncias usam um modelo de implementação assíncrono em FPGA para obter maior velocidade e menor consumo / Due to the complexity of applications, the growing demand for both systems using millions of transistors and consecutive complex hardware, tools that convert C into a Hardware Description Language (HDL), as VHDL and Verilog, have been developed. In this context this thesis presents the ChipCflow project, which uses dataflow architecture to implement high-performance logics in Field Programmable Gate Array (FPGA). Dataflow machines are programmable computers whose hardware is optimized for fine-grain data-flow parallel computation. In other words the execution of programs is determined by data availability, thus parallelism is intrinsic in these systems. On the other hand, with the advance of technology of microelectronics, the FPGA has been used mainly because of its flexibility, facilities to implement complex systems and intrinsic parallelism. One of the challenges is to create tools for programmers who use HLL (High Level Language), such as C language, producing hardware directly. These tools should use the utmost experience of the programmers, the parallelism of dynamic dataflow architecture and the flexibility and parallelism of FPGA to produce efficient hardware optimized for high performance and lower power consumption. The ChipCflow project is a tool that converts application programs written in C language into VHDL, based on the dynamic dataflow architecture. The main goal in this thesis is to define and implement the operators of ChipCflow using dynamic dataflow architecture in FPGA. These operators use tagged tokens to identify data based on instances of operators and their implementation and instances use an asynchronous implementation model in FPGA to achieve faster speed and lower consumption

Made available in DSpace on 2017-07-10T17:11:51Z (GMT). No. of bitstreams: 1 Giovano Mayer.pdf: 9964402 bytes, checksum: fa8e2023cd08bf7b10d7d806375b1277 (MD5) Previous issue date: 2012-12-10 / The use of alternative sources of energy requires electromechanical conversion equipments that exhibit low installation, operating and maintenance costs. In such way, small energy resources that are not connect to the power system (PS) can be benefited by the use of squirrel-cage induction generators (IG) which show such characteristics. When operating in an isolated mode, the IG is called SEIG - Self Excited Induction Generator, and in this configuration its self excitation is promoted through the connection of appropriate capacitors to the terminals of the machine stator. The existence of self-excitation in the IG depends on the value of the capacitor connected to the stator, the mechanical velocity and the load. This work aims to study the conditions of existence of self-excitation in induction generators having in mind applications in isolated generators systems. Towards this goal, initially the conditions for the existence of self-excitation are stated in terms of appropriate parameters, units and quantities, so as to highlight its relations with the operative characteristics of the machine. It is considered that the induction generator is connected to a load that contains both reactive and active components, parameterized in terms of its rated power. The self-excitation capacitors are represented by its reactive power, called self-excitation reactive power (PRAE). Self-excitation existence regions are defined which explicitate conditions for the existence and maintenance of self-excitation over, a region of operating conditions (OR) of the generator. Through the analysis of the existence of the self-excitation over the OR and the parameterization of the PRAE and the load in terms or rated power, procedures for SEIG design are established. With these procedures, the design of the SEIG is defined by the maximum load power, the worse load power factor condition, and the minimum self-excitation speed of the generator. The process of self-excitation of the generator and the design procedures are analyzed with the aid of dynamic simulations of the SEIG complete model, including the non linear model of the magnetizing inductance representing the magnetic saturation. A laboratorial bench was developed to allow studies with asynchronous generation, in particular with the SEIG. The parameters of the generator were identified experimentally and used all along the work, especially in the dynamic simulations showed. The results were also compared with experimental data collected from self-excitation tests performed with the developed laboratory bench. / A utilização de fontes alternativas de energia requer equipamentos de conversão eletromecânica que apresentem baixos custos de implantação, operação e manutenção. Desta forma, pequenos recursos energéticos não ligados ao sistema elétrico de potência (SEP) podem ser beneficiados pelo emprego do gerador de indução (GI) com rotor em gaiola, que apresenta tais características. Quando operado de forma isolada, o GI é denominado de SEIG Self Excited Induction Generator, e nesta configuração sua autoexcitação é promovida através do acoplamento de capacitores apropriados aos terminais do estator da máquina. A existência da autoexcitação no GI depende do valor do capacitor conectado ao estator, da velocidade mecânica e da carga. Este trabalho tem por objetivo estudar as condições de existência da autoexcitação em geradores de indução visando sua aplicação em sistemas isolados de geração. Neste sentido, inicialmente as condições de existência de autoexcitação são colocadas em termos de parâmetros, unidades e grandezas apropriadas, a fim de explicitar as relações com as características operativas da máquina. Também é considerado que o gerador de indução é acoplado a uma carga que contém componentes tanto ativos quanto reativos parametrizados em termos de potência. Os capacitores de autoexcitação são representados por sua potência reativa denominada de potência reativa de autoexcitação (PRAE). São definidas regiões de existência de autoexcitação explicitando condições para a existência e a manutenção da autoexcitação em torno de regiões operativas (RO) do gerador. Através da análise da existência da autoexcitação em torno da RO e da representação da PRAE e da carga em termos de potência, são estabelecidos procedimentos de projeto do SEIG. Com estes procedimentos, o dimensionamento do SEIG fica em função da carga máxima a ser acionada, da pior condição de fator de potência da mesma e da velocidade mínima de autoexcitação do gerador. O processo de autoexcitação do gerador e os procedimentos de projeto são analisados com o auxílio de simulações dinâmicas do modelo completo do SEIG, incluindo o modelo não linear da indutância de magnetização representando a saturação magnética. Uma bancada laboratorial foi desenvolvida para possibilitar estudos com geração assíncrona, em particular com o SEIG. Os parâmetros do gerador foram levantados experimentalmente e utilizados em todo o trabalho, inclusive nas simulações dinâmicas apresentadas. Os resultados foram confrontados também com dados experimentais de testes de autoexcitação obtidos com a bancada desenvolvida.

Conselho Nacional de Pesquisa e Desenvolvimento Científico e Tecnológico - CNPq / Synchronous sampling is currently the most widely used analog to digital conversion method, mainly due to its implementation ease, since it employs a constant sampling rate. However, a fixed sampling rate can cause unnecessary activations of the sample and hold circuit, increasing power consumption. Asynchronous analog to digital converters can be used to solve this problem, sampling only when particulars events occur, such as amplitude level crossings. This approach has been intensely studied over the last decades, and arose as an alternative to synchronous sampling. Another asynchronous sampling approach is the one proposed by Voelcker (1966), where sampling instants are the zero crossings of the signal. According to him complex zeros must be sampled for perfect signal reconstruction, in addition to real zeros. Although being physically undetectable, Voelcker proposes that complex zeros can be “transformed” using the real zeros of all nth signal derivatives. Nevertheless this can be unfeasible and this work proposes the use of the Zero Crossing method with a limited number of derivatives. Such approach is justifiable because in consecutive derivatives, real zeros tends to be close or even repeat themselves, thus not aggregating any more information about the original signal. Therefore, this work verifies the applicability of the proposed method for systems that need low power consumption and a good reconstruction of the sampled signal, being suggest from the results of this work as a good solution of compromise between synchronous sampling and Level Crossing. / A amostragem síncrona é o método mais amplamente utilizado na conversão analógica/ digital para sinais do cotidiano, principalmente devido à facilidade de implementálos, pois a taxa de amostragem é constante. Entretanto, a taxa de amostragem fixa pode causar ativações desnecessárias do circuito de Sample and Hold, gerando um alto consumo energético. Os conversores analógicos digitais assíncronos podem ser utilizados para resolver este problema, amostrando somente quando ocorrem eventos particulares, tais como os cruzamentos de níveis de amplitude (em inglês - Level Crossing). Esta abordagem está sendo intensamente estudada nas últimas décadas, e surgiu como alternativa à amostragem síncrona. Outra alternativa de amostragem assíncrona e a abordagem proposta por Voelcker, onde os instantes de amostragem são os cruzamentos por zero do sinal. Segundo ele, para que seja possível obter a perfeita reconstrução do sinal, além dos zeros reais, os zeros complexos devem ser amostrados. Embora eles sejam fisicamente indetectáveis, Voelcker propôs que estes podem ser “transformados” em zeros reais a partir das informações de todos os zeros reais das n-ésimas derivadas do sinal. Contudo isto pode ser impraticável, e neste trabalho é proposto um novo método de Zero Crossing que utiliza somente até a 3a derivada. Tal abordagem é justificada pela possibilidade, aqui apresentada de que ao realizar muitas derivadas do sinal, os zeros reais tendem a ficar muito próximos, ou até se repetir, não agregando mais informação sobre o sinal original. Diante disso, foi verificado neste trabalho a aplicabilidade do método proposto para sistemas que necessitem de um baixo consumo energético e uma boa reconstrução do sinal amostrado, sendo apontado a partir dos resultados deste trabalho como uma boa solução de compromisso entre a amostragem síncrona e o Level Crossing.